令和３年３月２３日判決言渡同日原本交付裁判所書記官令和２年（ワ）第６６７５号特許権侵害行為差止等請求事件口頭弁論終結日令和３年１月２６日判決 原 告合同会社ＩＰＢｒｉｄｇｅ１号 上記訴訟代理人弁護士酒迎明洋上記訴訟代理人弁理士石橋克之 被告マイクロンジャパン株式会社 上記訴訟代理人弁護士岩 瀬 ひとみ同紋谷崇俊 同草深充彦 主文 １ 原告の請求をいずれも棄却する。 ２ 訴訟費用は原告の負担とする。 事実及び理由 第１ 請求 １ 被告は，別紙被告製品目録記載の各製品を輸入し，譲渡し，譲渡の申出をしてはならない。 ２ 被告は，別紙被告製品目録記載の各製品を廃棄せよ。 ３ 被告は，原告に対し，１億円及びこれに対する令和２年３月２０日（訴状送達 の日の翌日）から支払済みまで年５分の割合による金員を支払え。 第２ 事案の概要等 １ 事案の概要本件は，発明の名称を「半導体集積回路装置及びその製造方法」とする特許権（特許第３５９３０７９号。以下，「本件特許権」といい，この特許を「本件特許」といい，その特許出願の願書に添付された明細書及び図面を併せて「本件明細書」 という。）の特許権者である原告が，被告が輸入，譲渡している別紙被告製品目録記載の製品（以下，これらを「被告製品」と総称する。）は本件特許の請求項１ないし３，請求項５ないし８の発明の各技術的範囲に属するものであると主張して，被告に対し，特許法１００条１項及び２項に基づき被告製品の輸入，譲渡等の差止め 告製品」と総称する。）は本件特許の請求項１ないし３，請求項５ないし８の発明の各技術的範囲に属するものであると主張して，被告に対し，特許法１００条１項及び２項に基づき被告製品の輸入，譲渡等の差止め及び廃棄を求めるとともに，主位的に民法７０９条に基づき損害賠償金（一 部請求）及び遅延損害金の支払を，予備的に民法７０３条に基づき不当利得金（一部請求）及び遅延利息の支払を求める事案である。 ２ 前提事実（争いがない事実については証拠番号を付さない。以下同じ。） 原告は，知的財産権の取得，保有，管理，使用・実施の許諾及び売買並びにこれらの斡旋及び仲介等を業とする合同会社である。（弁論の全趣旨） 被告は，半導体装置，集積回路，半導体装置・集積回路の組合せ製品（非特注商品及び特注製品を含む。），それらの装置，回路，部品，付属品，構成品及び材料の販売，それらの製品の販売代理及びそれに関連する輪入等を業とする株式会社である。 原告は，以下の本件特許権を有している。 ア特許番号特許第３５９３０７９号イ発明の名称半導体集積回路装置及びその製造方法ウ出願日平成１３年９月２７日エ優先日平成１２年１０月２日オ登録日平成１６年９月３日 請求項１についてア本件特許権の特許請求の範囲の請求項１の発明（以下「本件発明１」という。）は，以下のとおりである。 「ライン状パターンを有する回路パターンを備えた半導体集積回路装置であって，前記回路パターンはメモリ回路のライン状パターンであるメモリ用 ライン状パターンを含み，前記回路パターンの配置領域の内部にダミーパターンが挿入されており，前記 備えた半導体集積回路装置であって，前記回路パターンはメモリ回路のライン状パターンであるメモリ用 ライン状パターンを含み，前記回路パターンの配置領域の内部にダミーパターンが挿入されており，前記メモリ用ライン状パターンを含む前記ライン状パターンの総周縁長と前記ダミーパターンの総周縁長との合計を前記回路パターンの配置領域の面積により除することによって得られた第１の単位面積当たりの周縁長が，前記メモリ用ライン状パターンの総周縁長を前記メ モリ回路が形成されている領域の面積により除することによって得られた第２の単位面積当たりの周縁長以下となるように設定されていることを特徴とする半導体集積回路装置。」イ本件発明１を分説すると，以下のとおりである（以下，各構成について「構成要件１Ａ」などと表記する。以下同じ。）。 １Ａ ライン状パターンを有する回路パターンを備えた半導体集積回路装置であって，１Ｂ 前記回路パターンはメモリ回路のライン状パターンであるメモリ用ライン状パターンを含み，１Ｃ 前記回路パターンの配置領域の内部にダミーパターンが挿入されて おり，１Ｄ 前記メモリ用ライン状パターンを含む前記ライン状パターンの総周縁長と前記ダミーパターンの総周縁長との合計を前記回路パターンの配置領域の面積により除することによって得られた第１の単位面積当たりの周縁長が，前記メモリ用ライン状パターンの総周縁長を前記メモ リ回路が形成されている領域の面積により除することによって得られ た第２の単位面積当たりの周縁長以下となるように設定されていること１Ｅ を特徴とする半導体集積回路装置。 請求項２についてア本件特許権の特許請求の範囲の請求項２の発明（以下「本件発明２」とい う。）は， 長以下となるように設定されていること１Ｅ を特徴とする半導体集積回路装置。 請求項２についてア本件特許権の特許請求の範囲の請求項２の発明（以下「本件発明２」とい う。）は，以下のとおりである。 「前記ダミーパターン及び前記メモリ用ライン状パターンを含む前記ライン状パターンは同一の異方性ドライエッチング工程によって形成されていることを特徴とする請求項１に記載の半導体集積回路装置。」イ本件発明２を分説すると，以下のとおりである。 ２Ａ 前記ダミーパターン及び前記メモリ用ライン状パターンを含む前記ライン状パターンは同一の異方性ドライエッチング工程によって形成されていること２Ｂ を特徴とする請求項１に記載の半導体集積回路装置。 請求項３について ア本件特許権の特許請求の範囲の請求項３の発明（以下「本件発明３」という。）は，以下のとおりである。 「前記第１の単位面積当たりの周縁長が，前記第２の単位面積当たりの周縁長の７０％以上で且つ１００％以下の範囲に設定されるように，前記ダミーパターンが挿入されていることを特徴とする請求項１又は２に記載の半 導体集積回路装置。」イ本件発明３を分説すると，以下のとおりである。 ３Ａ 前記第１の単位面積当たりの周縁長が，前記第２の単位面積当たりの周縁長の７０％以上で且つ１００％以下の範囲に設定されるように，前記ダミーパターンが挿入されていること ３Ｂ を特徴とする請求項１又は２に記載の半導体集積回路装置。 請求項５についてア本件特許権の特許請求の範囲の請求項５の発明（以下「本件発明５」という。）は，以下のとおりである。 「繰り返しパターンを有する素子群の形成領域に配置されており且つ第 請求項５についてア本件特許権の特許請求の範囲の請求項５の発明（以下「本件発明５」という。）は，以下のとおりである。 「繰り返しパターンを有する素子群の形成領域に配置されており且つ第１のライン状パターンを有する第１の回路パターンと，前記素子群以外の他 の部分の形成領域に配置されており且つ第２のライン状パターンを有する第２の回路パターンとを備えた半導体集積回路装置であって，前記第１のライン状パターンの総周縁長を前記第１の回路パターンの配置領域の面積により除することによって得られた第１の単位面積当たりの周縁長は，前記第２のライン状パターンの総周縁長を前記第２の回路パターンの配置領域の 面積により除することによって得られた第２の単位面積当たりの周縁長よりも大きく，前記第２の回路パターンの配置領域の内部にダミーパターンが，前記第１のライン状パターンの総周縁長と前記第２のライン状パターンの総周縁長と前記ダミーパターンの総周縁長との合計を前記第１の回路パターンの配置領域の面積と前記第２の回路パターンの配置領域の面積との合 計により除することによって得られた第３の単位面積当たりの周縁長が，前記第１の単位面積当たりの周縁長以下になるように挿入されていることを特徴とする半導体集積回路装置。」イ本件発明５を分説すると，以下のとおりである。 ５Ａ 繰り返しパターンを有する素子群の形成領域に配置されており且つ 第１のライン状パターンを有する第１の回路パターンと，５Ｂ 前記素子群以外の他の部分の形成領域に配置されており且つ第２のライン状パターンを有する第２の回路パターンとを備えた半導体集積回路装置であって，５Ｃ 前記第１のライン状パターンの総周縁長を前記第１の回路パターン の配置領域の面積により除す 且つ第２のライン状パターンを有する第２の回路パターンとを備えた半導体集積回路装置であって，５Ｃ 前記第１のライン状パターンの総周縁長を前記第１の回路パターン の配置領域の面積により除することによって得られた第１の単位面積 当たりの周縁長は，前記第２のライン状パターンの総周縁長を前記第２の回路パターンの配置領域の面積により除することによって得られた第２の単位面積当たりの周縁長よりも大きく，５Ｄ 前記第２の回路パターンの配置領域の内部にダミーパターンが，前記第１のライン状パターンの総周縁長と前記第２のライン状パターンの 総周縁長と前記ダミーパターンの総周縁長との合計を前記第１の回路パターンの配置領域の面積と前記第２の回路パターンの配置領域の面積との合計により除することによって得られた第３の単位面積当たりの周縁長が，前記第１の単位面積当たりの周縁長以下になるように挿入されていること ５Ｅ を特徴とする半導体集積回路装置。 請求項６についてア本件特許権の特許請求の範囲の請求項６の発明（以下「本件発明６」という。）は，以下のとおりである。 「前記ダミーパターン，前記第１のライン状パターン及び前記第２のライ ン状パターンは同一の異方性ドライエッチング工程によって形成されていることを特徴とする請求項５に記載の半導体集積回路装置。」イ本件発明６を分説すると，以下のとおりである。 ６Ａ 前記ダミーパターン，前記第１のライン状パターン及び前記第２のライン状パターンは同一の異方性ドライエッチング工程によって形成さ れていること６Ｂ を特徴とする請求項５に記載の半導体集積回路装置。 請求項７についてア本件特許権の特許請求の範囲の請求項７の発明（以下「本件発明 グ工程によって形成さ れていること６Ｂ を特徴とする請求項５に記載の半導体集積回路装置。 請求項７についてア本件特許権の特許請求の範囲の請求項７の発明（以下「本件発明７」という。）は，以下のとおりである。 「前記第３の単位面積当たりの周縁長が，前記第１の単位面積当たりの周 縁長の７０％以上で且つ１００％以下の範囲に設定されるように，前記ダミーパターンが挿入されていることを特徴とする請求項５又は６に記載の半導体集積回路装置。」イ本件発明７を分説すると，以下のとおりである。 ７Ａ 前記第３の単位面積当たりの周縁長が，前記第１の単位面積当たりの 周縁長の７０％以上で且つ１００％以下の範囲に設定されるように，前記ダミーパターンが挿入されていること７Ｂ を特徴とする請求項５又は６に記載の半導体集積回路装置。 請求項８についてア本件特許権の特許請求の範囲の請求項８の発明（以下「本件発明８」とい う。）は，以下のとおりである。 「前記素子群はメモリであることを特徴とする請求項５～７のいずれか１項に記載の半導体集積回路装置。」イ本件発明８を分説すると，以下のとおりである。 ８Ａ 前記素子群はメモリであること ８Ｂ を特徴とする請求項５～７のいずれか１項に記載の半導体集積回路装置。 原告は，被告製品について，半田ボールを有するパッケージ基板と，パッケージ基板の中央に搭載された半導体チップとからなり，以下の構成を有するものであると主張する。 ａ 矩形の平面視形状を有する半導体チップを有し，半導体チップ上の面積４７，７７８，５００㎛2の領域に回路パターンが形成されており，ｂ 半導体基板上に形成されるゲート電 あると主張する。 ａ 矩形の平面視形状を有する半導体チップを有し，半導体チップ上の面積４７，７７８，５００㎛2の領域に回路パターンが形成されており，ｂ 半導体基板上に形成されるゲート電極を含む階層において，互いに異なる回路パターンを有するメモリセル領域，センスアンプ領域，ロウ・デコーダー領域，選択・制御回路領域，ロジック領域，アナログ領域，Ｉ／Ｏ領域を 含み， ｃ メモリセル領域は総面積３０，９４０，２９９．５２㎛2 であり，ライン状のビットラインを含み，その周縁長の合計は１，１０５，１１５，８７８． ４㎛であり，ｄ センスアンプ領域，ロウ・デコーダー領域，選択・制御回路領域，ロジック領域，アナログ領域，Ｉ／Ｏ領域の各領域の回路パターンはライン状のゲ ート電極とダミーゲートを含み，ｅ センスアンプ領域は総面積６，８０５，２１７．２８㎛2 であり，当該領域のゲート電極の周縁長の合計は６１，８０４，０９３．４４㎛であり，ダミーゲートの周縁長の合計は５１５，６０４．４８㎛であり，ｆ ロウ・デコーダー領域は総面積２，４５５，８２６．６０㎛2 であり，当 該領域のゲート電極の周縁長の合計は１５，６２５，８４６．４０㎛であり，ダミーゲートの周縁長の合計は３，５８０，４６４．００㎛であり，ｇ 選択・制御回路領域は総面積６２３，１３２．１６㎛2 であり，当該領域のゲート電極の周縁長の合計は３，８０３，５９６．８０㎛であり，ダミーゲートの周縁長の合計は６４３，７６０．６４㎛であり， ｈ メモリセル領域のビットラインとセンスアンプ領域，選択・制御回路領域，ロジック領域，アナログ領域，Ｉ／Ｏ領域のゲート電極とダミーゲートは同一の異方性ドライエッチングにて形成されているｉ ことを特徴とするＳＤＲＡ ビットラインとセンスアンプ領域，選択・制御回路領域，ロジック領域，アナログ領域，Ｉ／Ｏ領域のゲート電極とダミーゲートは同一の異方性ドライエッチングにて形成されているｉ ことを特徴とするＳＤＲＡＭ。 このうち，被告製品の半導体チップがＳＤＲＡＭというＤＲＡＭの一種であ ること，ＤＲＡＭは半導体メモリの一種であること，当該半導体チップにメモリセル，行（ロウ）デコーダ，センスアンプ，Ｉ／Ｏセレクタなどを有することについては，当事者間に争いがない。 被告は，少なくとも被告製品１，２，４及び５を，日本国内において輸入し又は譲渡している。 ３ 争点 当事者が，その内容を具体的に主張するのは，以下の点である。 被告製品が本件発明の技術的範囲に属するか否か（争点１）ア被告製品が，本件発明における「半導体集積回路装置」（構成要件１Ａ，１Ｅ，５Ｂ，５Ｅ等），「メモリ回路」（構成要件１Ｂ，１Ｄ）・「素子群」（構成要件５Ａ）を充足するか否か（争点１－１） イ被告製品が，同一のエッチング工程により形成されたことを前提とする「ライン状パターン」及び「回路パターン」（構成要件１Ａないし１Ｄ，５Ａないし５Ｄ）や「同一の異方性ドライエッチング工程によって形成されている」（構成要件２Ａ，６Ａ）を充足するか否か（争点１－２）原告の損害・利得額（争点２） ４ 争点に関する当事者の主張被告製品が，本件発明における「半導体集積回路装置」（構成要件１Ａ，１Ｅ，５Ｂ，５Ｅ等），「メモリ回路」（構成要件１Ｂ，１Ｄ）・「素子群」（構成要件５Ａ）を充足するか否か（争点１－１）（原告の主張） ア 「半導体集積回路装置」について「半導体集積回路装置」には，シス 」（構成要件１Ｂ，１Ｄ）・「素子群」（構成要件５Ａ）を充足するか否か（争点１－１）（原告の主張） ア 「半導体集積回路装置」について「半導体集積回路装置」には，システムＬＳＩに限られず，ＤＲＡＭも含む。 本件明細書において「ロジック回路が搭載されており，且つゲート電極及び配線が密に配列されてなるＤＲＡＭ等のメモリー回路が搭載された半導 体集積回路装置」（【００１５】）との記載があるとおり，本件発明の「半導体集積回路装置」は，被告製品のようにメモリ回路以外の回路を含むＤＲＡＭやＳＤＲＡＭも含むものとされている。また，本件発明の課題は「マスクパターンレイアウトの違いに起因して寸法ばらつきが生じることを防止すること」（【０００９】【００１３】）にあり，この課題は，ＤＲＡＭ等が搭載さ れたシステムＬＳＩにおいてのみ存在するわけではない。本件発明の請求項 の文言や本件明細書によってもＤＲＡＭ等が搭載されたシステムＬＳＩにのみに上記課題が存在することを示唆する記載はない。むしろ，本件発明の課題解決手段は，本件明細書の記載（【００３６】【００６０】）によれば，チップ全体における単位面積当たりのゲート電極周縁長を大きく左右するものとして，単位面積当たりのゲート電極周縁長が大きい「特定回路」に着目 し，このような「特定回路」の占有面積率が品種によって変動する場合でも，ダミーパターンを用いることでゲート電極周縁長のばらつきを抑制できるというものであるから，「特定回路」を備える半導体集積回路装置に広く妥当するものである。そのような「特定回路」には，ＤＲＡＭ内のメモリセルを構成する回路も含まれる。半導体集積回路装置における単位面積当たりの ゲート電極周縁長を調整してＣＤロスを制御するという本 当するものである。そのような「特定回路」には，ＤＲＡＭ内のメモリセルを構成する回路も含まれる。半導体集積回路装置における単位面積当たりの ゲート電極周縁長を調整してＣＤロスを制御するという本件発明の課題解決手段（【００２３】）も，ＤＲＡＭ等が搭載されたシステムＬＳＩに対する手段に限定されていない。 本件明細書の記載（【０００１】ないし【０００３】）に照らせば，ＤＲＡＭ等が「搭載」された半導体集積回路装置とは，本件発明の課題を有する半 導体集積回路装置の一例として示されたものである。また，ＤＲＡＭ等が「搭載」された半導体集積回路装置とは，半導体プロセスによりシリコンウェーハに回路パターンを形成することで製造される半導体チップに，ＤＲＡＭとしての機能を有する構成及びその他の構成を含んでいる半導体集積回路装置を意味する。 被告が指摘する原告が審査段階で提出した意見書は，いずれも不明確なクレームの文言を明確にしたものである。これらの意見書において，「ＤＲＡＭ等の搭載率」等といったＤＲＡＭ等が搭載された半導体集積回路装置についての説明があるが，それは本件発明の課題が見られる一例として説明されているにすぎず，これらに基づくものであると説明してクレームを補正した からといって，当該記載の内容にクレームが限定されるわけではない。 イ 「メモリ回路」・「素子群」についてＤＲＡＭ，ＳＤＲＡＭにおいて，メモリセルが「メモリ回路」，「素子群」となる。 本件発明の課題は，「マスクパターンレイアウトの違いに起因して寸法ばらつきが生じる事態を防止」（【００２３】）することにあり，「マスクパター ンレイアウトの違い」があらわれるのは，単位面積当たりの周縁長が密である「微細な繰り返しパターンを有する素子群」（【 ばらつきが生じる事態を防止」（【００２３】）することにあり，「マスクパター ンレイアウトの違い」があらわれるのは，単位面積当たりの周縁長が密である「微細な繰り返しパターンを有する素子群」（【０００１】）を構成する回路パターンが含まれる場合である。上記アのとおり，ＤＲＡＭ等もＤＲＡＭ等が搭載された「半導体集積回路装置」に含まれ，ＤＲＡＭやＳＤＲＡＭにおいて「微細な繰り返しパターンを有する素子群」は，メモリセルである。 （被告の主張）ア 「半導体集積回路装置」について本件明細書の記載（【００２５】【００２７】【００３１】【００３６】【００３８】【００４０】【００４４】【００４６】【０１３２】等）によれば，本件発明は，ＤＲＡＭ等が混載ないし搭載された「半導体集積回路装置」である ことを前提に，ＤＲＡＭ等の搭載率ないし占有面積率の違い（ＤＲＡＭ搭載品種やＤＲＡＭ非搭載品種といった品種の違い）に伴うマスクパターンレイアウトの違いに起因する寸法のばらつきを防止するものである。一般に，「搭載」とは，より大きな物に別の物を積み込んだり組み入れたりすることを意味するから，「ＤＲＡＭ」に「ＤＲＡＭ」を搭載するとはいわない。これらに よれば，汎用ＤＲＡＭ自体は，本件発明の「半導体集積回路装置」には含まれない。 本件発明は，半導体集積回路装置におけるＤＲＡＭ等の搭載率ないし占有面積率の違いに起因する寸法のばらつきという課題を前提とするものであるところ，ＤＲＡＭ等で１００％構成される汎用ＤＲＡＭ等は，ＤＲＡＭ等 の搭載率や占有面積率の違いが観念できない以上，本件発明の課題がそもそ も存在しない。本件明細書の記載（【００５８】【００５９】）においても，汎用ＤＲＡＭ全体のゲート電極周縁長の値（２５００ｍｍ／ｍｍ 有面積率の違いが観念できない以上，本件発明の課題がそもそ も存在しない。本件明細書の記載（【００５８】【００５９】）においても，汎用ＤＲＡＭ全体のゲート電極周縁長の値（２５００ｍｍ／ｍｍ²）が最大値であることを前提として，ＤＲＡＭ占有面積率が８０％である場合に相当する２０００ｍｍ／ｍｍ²を電極周縁長の規格範囲の上限とし，１６００～２０００ｍｍ／ｍｍ²を単位面積当たりのゲート電極周縁長の規格範囲として 設定しているのであるから，汎用ＤＲＡＭは，それ全体が「メモリ回路が形成されている領域」であり，「半導体集積回路装置」には該当しない。 本件発明の対応特許（米国特許第６７９４６７７号）には，ＤＲＡＭ等とメモリ回路が同義であることや，ＤＲＡＭ等（メモリ回路）はロジック回路とともに「半導体集積回路装置」に搭載される一部にすぎないことが明確に 示されている。 汎用ＤＲＡＭが「半導体集積回路装置」に該当しないとすることは，本件発明の出願経過とも整合する。出願人は，特許庁審査官の進歩性欠如の拒絶理由通知に対し，「請求項４（判決注：本件発明の請求項５）の発明を減縮し且つ明確にする補正を行ないましたので，拒絶理由１及び２は解消したもの と思料いたします。尚，請求項４の補正の根拠は，出願当初の明細書の段落番号［００５４］〜［００５５］，［００５８］〜［００６０］の記載に基づきます。」などと記載された平成１５年１１月２８日付け意見書や，「本願発明１は，上記の構成により，『ライン状パターンを有する回路パターン』の中に，単位面積当たりの周縁長が大きな『メモリ用ライン状パターン』が含ま れ，『回路パターン』の中での『メモリ回路』の占有面積率が半導体集積回路装置の品種により大きく異なるマスクパターンレイアウト間において，次のよう 長が大きな『メモリ用ライン状パターン』が含ま れ，『回路パターン』の中での『メモリ回路』の占有面積率が半導体集積回路装置の品種により大きく異なるマスクパターンレイアウト間において，次のような効果を生じます。…言い換えると，ダミーパターンを挿入することによって，異なるマスクパターンレイアウト間でパターンの粗密の程度を小さくします。このため，本願明細書の段落番号〔０１３２〕に記載されており ますように，『半導体集積回路装置の品種によりマスクパターンレイアウト が大きく異なる場合にも，マスクパターンレイアウトの違いに起因してライン状パターンに寸法ばらつきが生じることを防止できる。従って，ＤＲＡＭ等の搭載率が用途又は仕様により異なるシステムＬＳＩにおいても，ゲート電極又はメタル配線等の加工寸法をマスクパターンレイアウトと無関係に一定にできるので，動作マージンのバラツキが解消された半導体集積回路装 置を実現できる』という格別の効果（以下，『本願発明１の効果』という）が得られます。」などと記載された平成１６年３月２５日付け意見書を提出している。 イ 「メモリ回路」・「素子群」について本件明細書の記載（【０００１】【０００３】【００１５】【００５４】）にお いて，「メモリ回路」や「素子群」は，「半導体集積回路装置」に「搭載」ないし「混載」されるものであるとされ，同様に，「ＤＲＡＭ等」も，「ＤＲＡＭ等が搭載された半導体集積回路装置」やＤＲＡＭ等の「搭載率」，「占有面積率」という記載があることから，これらは同義で用いられている。すなわち，「メモリ回路」や「素子群」は，「ＤＲＡＭ等」と同義であり，半導体装 置（搭載部品)の回路を意味するものであり，そのような半導体装置（搭載部品）の全体をひとまとまりの単 られている。すなわち，「メモリ回路」や「素子群」は，「ＤＲＡＭ等」と同義であり，半導体装 置（搭載部品)の回路を意味するものであり，そのような半導体装置（搭載部品）の全体をひとまとまりの単位とするものである。 このような解釈は，上記アのとおり，本件発明が，ＤＲＡＭ等の搭載率の違いに起因する寸法のばらつきを解決する技術であることに鑑みれば当然である。 本件明細書において，ＤＲＡＭ等の一部に過ぎない「メモリセル」が「メモリ回路」や「素子群」に該当するとの記載はなく，段落【００５８】はメモリセルと汎用ＤＲＡＭを明確に区別している。また，ＤＲＡＭ等の半導体装置（搭載部品）の回路は，メモリセル以外にセンスアンプや行デコーダなど多数の回路パターンから構成されるところ，これらは単体ではメモリ機能 を果たすことができないから，機能的な意味においても半導体集積回路装置 に「搭載」するということができない。 被告製品が，同一のエッチング工程により形成されたことを前提とする「ライン状パターン」及び「回路パターン」（構成要件１Ａないし１Ｄ，５Ａないし５Ｄ）や「同一の異方性ドライエッチング工程によって形成されている」（構成要件２Ａ，６Ａ）を充足するか否か（争点１－２） （原告の主張）本件発明２及び６以外の本件発明については，クレームの文言上，回路パターンが同一のエッチング工程で形成されているとの構成は含まれていないため，充足性の判断において，同一のエッチング工程で形成されていることは必要ではない。 本件発明１及びそれに従属する発明については，メモリ用ライン状パターンと基板表面から同一高さに存在するそれ以外のライン状パターンについて，その少なくとも一部が，マスクパターンレイアウトに依存した同一 本件発明１及びそれに従属する発明については，メモリ用ライン状パターンと基板表面から同一高さに存在するそれ以外のライン状パターンについて，その少なくとも一部が，マスクパターンレイアウトに依存した同一のエッチング工程で形成されていれば，本件発明の作用効果を奏し，同一のエッチング工程により形成されたといえる。同様に，本件発明５及びそれに従属する発明につ いては，第１の回路パターンと，基板表面から同一高さに存在する第２の回路パターンについて，その少なくとも一部が，マスクパターンレイアウトに依存した同一のエッチング工程で形成されていれば，本件発明の作用効果を奏し，同一のエッチング工程により形成されたといえる。 （被告の主張） 本件発明における「半導体集積回路装置」(構成要件１Ａ，１Ｅ，５Ｂ，５Ｅ)においては，「ライン状パターン」や「回路パターン」（構成要件１Ａ～１Ｄ，５Ａ～５Ｄ）は，全て「同一のエッチング工程」によって形成されることを前提としている。 被告製品に形成された「回路パターン」は，同一のエッチング工程によって 形成されたものではない。 原告の損害・利得額（争点２）（原告の主張）ア主位的請求被告による平成２７年７月からの被告製品の売上は，一年当たり１５０億円，同月から令和２年２月までの４年８か月で７００億円（＝１５０億円× ４＋１５０億円×８／１２）を下らない。原告が本件発明の実施に対して受けるべき金銭の額は当該売上合計の１％にあたる７億円を下らない。本件における弁護士・弁理士費用は上記の５％に当たる３５００万円を下らない。 原告は，被告に対し，少なくとも７億３５００万円の損害賠償請求権を有する（民法７０９条及び特許法１０２条３項）。原告は，本件訴訟に おける弁護士・弁理士費用は上記の５％に当たる３５００万円を下らない。 原告は，被告に対し，少なくとも７億３５００万円の損害賠償請求権を有する（民法７０９条及び特許法１０２条３項）。原告は，本件訴訟において，そ のうちの１億円を請求する。 イ予備的請求被告が，本件発明の実施料を支払うことを免れることによって得た利益と，それを得られなかったことによる原告の損失との間に直接的な因果関係を認めることができる。原告は，被告に対し，少なくとも７億円の不当利得返 還請求権を有する。本件における弁護士・弁理士費用は上記の５％に当たる３５００万円を下らない。原告は，本件訴訟において，そのうちの１億円を請求する。 （被告の主張）否認ないし争う。 第３ 争点に対する判断 １ 本件発明及びその意義本件明細書の発明の詳細な説明には，以下の記載があり，また，本件明細書には，別紙図面のとおりの図がある。（甲２）ア発明の属する技術分野 「本発明は，半導体集積回路装置及びその製造方法に関し，特に，ＤＲＡ Ｍ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）等の微細な繰り返しパターンを有する素子群の混載が可能なシステムＬＳＩにおける，ＭＯＳ型トランジスタのゲート電極・配線又はメタル配線等のライン状パターンを形成するための技術に関する。」（【０００１】）イ従来の技術 「近年，例えばＤＲＡＭが混載された半導体集積回路装置として，搭載ＤＲＡＭ容量が２０メガビットを超えるようなシステムＬＳＩが量産化されつつある。」（【０００２】）「また，ＤＲＡＭ，ＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）又はＲＯＭ（ＲｅａｄＯ が２０メガビットを超えるようなシステムＬＳＩが量産化されつつある。」（【０００２】）「また，ＤＲＡＭ，ＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）又はＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）等の メモリー回路の１個の半導体チップへの搭載率（チップ全体の面積に対するメモリー回路の面積の比率：以下，占有面積率と称することもある）が用途又は仕様により異なるシステムＬＳＩをはじめとする半導体集積回路装置の製造工程においては，ユニット回路が単に繰り返し配列されているだけではなく様々なレイアウトが施されたマスクパターンの加工が求められてい る。」（【０００３】）「ところで，従来から，マスクパターンを用いて被加工膜に対してエッチングを行なうことにより得られるパターン（以下，加工パターンと称する）の形状又は寸法が，マスクパターンレイアウトつまり素子パターンの配置の仕方によって変化する現象が知られている。」（【０００４】） 「前述のマスクパターンレイアウトに依存したパターン寸法の変動等の問題に対して，従来，近接効果又はローディング効果によってパターン寸法がマスクパターンレイアウトに依存して著しく変動すると考えられるようなマスク箇所でのみ，パターン寸法の変動を補正するような設計ルールが加えられていた。」（【０００７】） 「また，ＤＲＡＭの混載が可能なシステムＬＳＩの製造においては，ＤＲ ＡＭ搭載の有無又はＤＲＡＭ占有面積率（チップ全体の面積に対するＤＲＡＭの面積の比率）に関係なく同一の加工方法又は加工条件が用いられてきた。」（【０００８】）ウ発明が解決しようとする課題「しかしながら，ＬＳＩの微細化の進展に伴って，具体的には，集積回路 パターン寸 一の加工方法又は加工条件が用いられてきた。」（【０００８】）ウ発明が解決しようとする課題「しかしながら，ＬＳＩの微細化の進展に伴って，具体的には，集積回路 パターン寸法が０．２５μｍ以下，特に０．１５μｍ以下という微細化の進展に伴って，より高精度な寸法制御が求められるようになってきたため，マスクパターンレイアウトの違いに起因して生じる寸法ばらつきが無視できなくなりつつある。」（【０００９】）「図８は，２４メガビットのＤＲＡＭが搭載された半導体集積回路装置 （以下，ＤＲＡＭ搭載品種と称する），及びＤＲＡＭが搭載されていない半導体集積回路装置（以下，ＤＲＡＭ非搭載品種と称する）のそれぞれの製造においてレジストパターンをマスクとしてドライエッチングによりゲート電極を形成した場合における，エッチング前のレジストパターンの寸法と完成したゲート電極の寸法との差であるＣＤ（ｃｒｉｔｉｃａｌｄｉｍｅｎ ｓｉｏｎ）ロスの頻度分布を示している。尚，図８に示す結果は，ＤＲＡＭ搭載品種及びＤＲＡＭ非搭載品種のそれぞれの製造において同一のゲート電極加工プロセスを採用して得られたものである。また，ＣＤロスの計算方法は，（エッチング前のレジストパターンの寸法）－（完成したゲート電極の寸法）である。」（【００１０】） 「図８に示すように，各品種について同一のゲート電極加工プロセスを用いているにも関わらず，パターン寸法にマスクパターンレイアウト依存性が発生している。」（【００１１】）「すなわち，従来の半導体集積回路装置の製造方法においては，同一のゲート電極加工プロセスを採用したとしても，品種の違いに伴うマスクパター ンレイアウトの違いによって，ゲート電極寸法がばらついてしまう。言い換 えると 置の製造方法においては，同一のゲート電極加工プロセスを採用したとしても，品種の違いに伴うマスクパター ンレイアウトの違いによって，ゲート電極寸法がばらついてしまう。言い換 えると，ゲート電極寸法に品種依存性が発生してしまう。その結果，特定のマスクを用いて製造される半導体集積回路装置の特定の品種において，ＭＯＳ型トランジスタの特性が設計仕様からずれてしまい，動作マージンが狭くなってしまうという問題が生じる。このような問題は設計ルールが０．１８μｍ以下になると特に無視できなくなる。」（【００１２】） 「前記に鑑み，本発明は，ＭＯＳ型トランジスタのゲート電極・配線又はメタル配線等のライン状パターンを形成するときに，マスクパターンレイアウトの違いに起因して寸法ばらつきが生じることを防止することを目的とする。」（【００１３】）エ課題を解決するための手段 「前記の目的を達成するために，本願発明者らは，マスクパターンレイアウトの違いによって寸法ばらつきが生じる原因について検討した。」（【００１４】）「その結果，ＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｌｙＭｅｔａｌ－ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）からなるロジック回路が搭載されて おり，且つゲート電極及び配線が密に配列されてなるＤＲＡＭ等のメモリー回路が搭載された半導体集積回路装置においては，メモリ回路の占有面積率によってパターン寸法が変動することを見いだした。」（【００１５】）「また，マスクパターンレイアウトの違いによって寸法ばらつきが生じる現象は，被エッチング面積の大小つまりパターン面積の大小に依存して生じ る前述のローディング効果とは性質が異なることを見いだした。さらに，この現象は，図８から明らかなように， ばらつきが生じる現象は，被エッチング面積の大小つまりパターン面積の大小に依存して生じ る前述のローディング効果とは性質が異なることを見いだした。さらに，この現象は，図８から明らかなように，チップ内部の局所的なパターンの粗密等に依存して生じるマイクロローディング効果とも異なり，チップ全体にわたってパターン寸法が変動するという新規な性質の現象であるということを見いだした。」（【００１６】） 「ところで，前述のように，ゲート電極寸法等の加工寸法における品種依 存性はＣＤロスに起因して発生している。一方，現在のドライエッチング工程では，サイドエッチングを防止して異方性ドライエッチングを達成するために，側壁保護効果を有するエッチングガス（以下，デポガスと称する）を用いるか，又は側壁保護効果を有するエッチング反応生成物を形成している。 例えば，ポリシリコン膜に対してドライエッチングを行なってゲート電極を 形成する場合，エッチングガスとして塩素含有ガスが用いられると同時にデポガスとしてＨＢｒガスがよく用いられる。このようにすると，ポリシリコン膜の側壁に，ＨＢｒとポリシリコンとの反応生成物であるＳｉＢｒ₄からなる揮発性の低い側壁保護膜が形成される。また，アルミニウム膜に対してドライエッチングを行なってアルミニウム配線を形成する場合，最近，デポ ガスとしてＣＨＦ₃ガスがよく用いられる。ここで，フッ素含有ガスであるＣＨＦ₃ガスは，側壁保護膜を形成するために添加された堆積性のガスである一方，アルミニウム膜のエッチングには寄与しない。」（【００１７】）「そして，マスクパターンレイアウトと無関係に同一のゲート電極加工プロセスを用いる場合において被エッチング膜の加工形状を側壁保護効果に より制御しようとすると，保護対 い。」（【００１７】）「そして，マスクパターンレイアウトと無関係に同一のゲート電極加工プロセスを用いる場合において被エッチング膜の加工形状を側壁保護効果に より制御しようとすると，保護対象となる被エッチング膜の側壁の面積が増大するに従って単位面積当たりの側壁保護効果が減少し，それによりＣＤロスが増大してしまうことを本願発明者らは見出した。」（【００１８】）「図９は，ＤＲＡＭ非搭載品種を含む様々なＤＲＡＭ占有面積率を有する品種における，単位面積当たりのゲート電極周縁長（ゲート電極の周縁部の 長さ）とＤＲＡＭ占有面積率との関係を示している。尚，図９のグラフにおいて，縦軸にとった「単位面積当たりのゲート電極周縁長」とは，所定の回路領域上におけるゲート電極の総周縁長を所定の回路領域の面積で割った値を意味する。ここで所定の回路領域はチップ全体であってもよい。」（【００１９】） 「図９に示すように，ＤＲＡＭ占有面積率が増加するに従って，単位面積 当たりのゲート電極周縁長が増大する。」（【００２０】）「また，図１０は，様々な品種における，単位面積当たりのゲート電極周縁長とＣＤロスとの関係を示している。」（【００２１】）「図１０に示すように，単位面積当たりのゲート電極周縁長が大きくなるとゲート電極寸法が細る（ＣＤロスが正になる）一方，単位面積当たりのゲ ート電極周縁長が小さくなるとゲート電極寸法が太る（ＣＤロスが負になる）。これは，単位面積当たりのゲート電極周縁長が大きくなるに従って，保護対象となる側壁の面積が増大し，それにより単位面積当たりの側壁保護効果が減少してしまうことが原因である。」（【００２２】）「そして，本願発明者らは，単位面積当たりのゲート電極周縁長が大きく なるに従ってＣＤロス 増大し，それにより単位面積当たりの側壁保護効果が減少してしまうことが原因である。」（【００２２】）「そして，本願発明者らは，単位面積当たりのゲート電極周縁長が大きく なるに従ってＣＤロスが負の値から正の値に単調に変化していくこと（図１０参照）に着目して，品種によらず単位面積当たりのゲート電極周縁長を所定の範囲に設定するか，又は，単位面積当たりのゲート電極周縁長の品種毎の違いに応じてプロセス条件を調整することによって，マスクパターンレイアウトの違いに起因して寸法ばらつきが生じる事態を防止できることを見 いだした。」（【００２３】）オ発明の実施の形態「第１の実施形態の特徴は，ライン状パターンを有する回路パターンの配置領域にダミーパターンが挿入されており，それによってライン状パターンとダミーパターンとの合計の単位面積当たりの周縁長が所定の範囲に設定 されていることである。」（【００５３】）「図１は，第１の実施形態に係る半導体集積回路装置におけるダミーパターン挿入前の回路パターンのレイアウトの一例を示しており，図２は，第１の実施形態に係る半導体集積回路装置におけるダミーパターン挿入後の回路パターンのレイアウトの一例を示している。尚，図１及び図２においては， ロジック回路の回路パターンを示しているが，第１の実施形態において，チ ップ上にロジック回路に加えて，ＲＡＭ又はＲＯＭ等のメモリ回路が搭載されていてもよい。」（【００５４】）「図１に示すように，回路パターンは，ＭＯＳ型トランジスタの活性領域パターン１及びゲート電極パターン２から構成されている。また，図２に示すように，活性領域パターン１及びゲート電極パターン２が設けられていな い空き領域３に，短冊状又は線状のゲート電極ダミーパ 域パターン１及びゲート電極パターン２から構成されている。また，図２に示すように，活性領域パターン１及びゲート電極パターン２が設けられていな い空き領域３に，短冊状又は線状のゲート電極ダミーパターン４が挿入されている。」（【００５５】）「このようにすると，チップ面積を増大させることなく，ゲート電極周縁長を増大せることができる。具体的には，図１に示すダミーパターン挿入前の回路パターンにおいては，単位面積当たりのゲート電極周縁長が５００ｍ ｍ／ｍｍ²であるのに対して，図２に示すダミーパターン挿入後の回路パターンにおいては，単位面積当たりのゲート電極周縁長が１６００ｍｍ／ｍｍ²に増大している。すなわち，第１の実施形態においては，ダミーパターンの挿入前の時点で，ゲート電極パターンが密集しているＤＲＡＭ又はＲＯＭ等の占有面積率が小さい結果（或いはＤＲＡＭ又はＲＯＭ等が搭載されていな い結果），単位面積当たりのゲート電極周縁長が５００ｍｍ／ｍｍ²と小さかった。そこで，図１に示す回路パターンにおけるゲート電極パターン２の単位面積当たりのゲート電極周縁長を，ＤＲＡＭ又はＲＯＭの搭載率が大きい他の品種における単位面積当たりのゲート電極周縁長に近づけるため，図２に示すように，ゲート電極ダミーパターン４を大量に挿入することによって， ゲート電極パターン２とゲート電極ダミーパターン４との合計の単位面積当たりのゲート電極周縁長を１６００ｍｍ／ｍｍ²と大幅に増大させている。」（【００５６】）「ところで，単位面積当たりのゲート電極周縁長の品種毎の違いに起因してゲート電極加工プロセス（具体的にはゲート電極エッチング）で生じるＣ Ｄロスのばらつきを，寸法測定又はレチクル製造等に伴う誤差範囲である０ ～０．００３μｍに抑 種毎の違いに起因してゲート電極加工プロセス（具体的にはゲート電極エッチング）で生じるＣ Ｄロスのばらつきを，寸法測定又はレチクル製造等に伴う誤差範囲である０ ～０．００３μｍに抑制するためには，単位面積当たりのゲート電極周縁長の品種毎の違いを５００ｍｍ／ｍｍ²程度の範囲に抑える必要がある（図１０参照）。」（【００５７】）「一方，システムＬＳＩでは，ゲート電極パターンが密集しているＤＲＡＭ又はＲＯＭ等の搭載率が品種によって大きく異なり，その結果，単位面積 当たりのゲート電極周縁長が品種毎に大きくばらつく。ここで，単位面積当たりのゲート電極周縁長が最大となるのは，ゲート電極パターンが最も密集するＤＲＡＭセルを有する汎用ＤＲＡＭであって，その値は２５００ｍｍ／ｍｍ²程度である。」（【００５８】）「従って，単位面積当たりのゲート電極周縁長の品種による違いを５００ ｍｍ／ｍｍ²程度の範囲に抑えるために，規格範囲（前述の所定の範囲）を２０００～２５００ｍｍ／ｍｍ²程度と設定してもよい。しかしながら，ダミーパターン挿入前のレイアウトによっては，２０００ｍｍ／ｍｍ²という単位面積当たりのゲート電極周縁長を満たすようにダミーパターンを挿入できない品種が存在する場合がある。現実的には，７０％以上の占有面積率で ＤＲＡＭが搭載されたシステムＬＳＩは発生しないと想定できる。そこで，本実施形態においては，ＤＲＡＭ占有面積率が８０％である場合に相当する２０００ｍｍ／ｍｍ²を単位面積当たりのゲート電極周縁長の規格範囲の上限とし，１６００～２０００ｍｍ／ｍｍ²を単位面積当たりのゲート電極周縁長の規格範囲として設定した。」（【００５９】） 「第１の実施形態によると，ゲート電極ダミーパターン４の挿入によって，チップ全体 ６００～２０００ｍｍ／ｍｍ²を単位面積当たりのゲート電極周縁長の規格範囲として設定した。」（【００５９】） 「第１の実施形態によると，ゲート電極ダミーパターン４の挿入によって，チップ全体における単位面積当たりのゲート電極周縁長，つまり，ゲート電極パターン２とゲート電極ダミーパターン４との合計の単位面積当たりのゲート電極周縁長（図示しないメモリ回路が搭載されている場合にはそれに含まれる他のゲート電極パターンも加えた単位面積当たりのゲート電極周 縁長）を所定の範囲に設定することができる。具体的には，所定の範囲とし て，メモリ回路の単位面積当たりのゲート電極周縁長，つまり，最も大きい単位面積当たりのゲート電極周縁長の７０～１００％を想定することが望ましい。このとき，該規格が満たされるようにするためには，挿入されるゲート電極ダミーパターン４の単位面積当たりの周縁長（例えばゲート電極ダミーパターン４の周縁長を空き領域３の面積で割った値）は，メモリ回路の 単位面積当たりのゲート電極周縁長の７０％以上である必要がある。このようにすると，半導体集積回路装置の品種によりマスクパターンレイアウトが大きく異なる場合にも，チップ全体における単位面積当たりのゲート電極周縁長を確実に所定の範囲に設定できる。例えば，メモリ回路等の特定回路はその単位面積当たりのゲート電極周縁長が大きいため，チップ全体における 単位面積当たりのゲート電極周縁長を大きく左右する。そして，チップ内における，このような特定回路の占有面積率が品種によって変動する場合にも，前述のようにダミーパターンを用いることによって，チップ全体における単位面積当たりのゲート電極周縁長のばらつきを抑制できる。その結果，マスクパターンレイアウトの違いに起因して寸法ばらつきが 合にも，前述のようにダミーパターンを用いることによって，チップ全体における単位面積当たりのゲート電極周縁長のばらつきを抑制できる。その結果，マスクパターンレイアウトの違いに起因して寸法ばらつきが生じることを防止 できる。すなわち，ゲート電極パターン２を常に一定の寸法に精度良くエッチング加工することが可能となる。従って，ＤＲＡＭ等の搭載率が用途又は仕様により異なるシステムＬＳＩにおいても，ゲート電極パターン２の加工寸法をマスクパターンレイアウトと無関係に一定にできるので，動作マージンのバラツキが解消された半導体集積回路装置を実現できる。」（【００６０】） カ発明の効果「本発明によると，半導体集積回路装置の品種によりマスクパターンレイアウトが大きく異なる場合にも，マスクパターンレイアウトの違いに起因してライン状パターンに寸法ばらつきが生じることを防止できる。従って，ＤＲＡＭ等の搭載率が用途又は仕様により異なるシステムＬＳＩにおいても， ゲート電極又はメタル配線等の加工寸法をマスクパターンレイアウトと無 関係に一定にできるので，動作マージンのバラツキが解消された半導体集積回路装置を実現できる。」（【０１３２】） 以上によれば，本件発明は，ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）等の微細な繰り返しパターンを有する素子群の混載が可能な半導体集積回路装置において，マスクパターンレイアウトの違いに 起因して寸法ばらつきが生じるという課題に対し，その課題の原因がメモリ回路の搭載率や占有面積率によってパターン寸法が変動するというものであることを見出し，回路パターンの配置領域にダミーパターンを挿入することなどにより単位面積当たりのゲート電極周縁長を所定の範囲に リ回路の搭載率や占有面積率によってパターン寸法が変動するというものであることを見出し，回路パターンの配置領域にダミーパターンを挿入することなどにより単位面積当たりのゲート電極周縁長を所定の範囲に設定し，それにより，マスクパターンレイアウトの違いに起因する寸法ばらつきを防止するという 技術的意義を有するものであるといえる。 ２ 争点１－１（被告製品が，本件発明における「半導体集積回路装置」（構成要件１Ａ，１Ｅ，５Ｂ，５Ｅ等），「メモリ回路」（構成要件１Ｂ，１Ｄ）・「素子群」（構成要件５Ａ）を充足するか否か）について原告は，「半導体集積回路装置」（構成要件１Ａ，１Ｅ，５Ｂ，５Ｅ）は，シ ステムＬＳＩに限られず，ＤＲＡＭを含むものであり，ＤＲＡＭを「半導体集積回路装置」とするとき，ＤＲＡＭ内のメモリセルが「メモリ回路」（構成要件１Ｂ，１Ｄ）・「素子群」（構成要件５Ａ）となると主張する。 半導体分野では，技術的な進歩に応じて，トランジスタの発明後に，ＩＣ（集積回路），ＬＳＩ（大規模集積回路）が開発されるに至った。ＬＳＩには複数の 種類があり，大きく，メモリ，マイクロコンピュータ，ＡＳＩＣ，ＡＳＳＰの４種類に区別されたり，メモリとロジック（マイクロコンピュータ，ＡＳＩＣ，ＡＳＳＰ）の２種類に区別されたりする。ＤＲＡＭは，メモリ（記憶媒体）であり，書き込みと読み出し機能を持つＬＳＩである。 システムＬＳＩは，一個のチップに複数の素子を搭載するなどして複数の機 能を有するものであり，そこに搭載される素子として，ＣＰＵやＤＲＡＭが含 まれ得る。（本項につき，乙７）。 本件明細書には，発明の属する技術分野として，「ＤＲＡＭ・・・等の微細な繰り返しパターンを有する素子群の混載が可能なシステムＬＳＩにおけ ＤＲＡＭが含 まれ得る。（本項につき，乙７）。 本件明細書には，発明の属する技術分野として，「ＤＲＡＭ・・・等の微細な繰り返しパターンを有する素子群の混載が可能なシステムＬＳＩにおける，ＭＯＳ型トランジスタのゲート電極・配線又はメタル配線等のライン上パターンを形成するための技術に関する。」（【０００１】）と記載されている。また， 従来技術の課題の具体的な内容として，ＤＲＡＭが搭載された半導体集積回路装置（ＤＲＡＭ搭載品種）とＤＲＡＭが搭載されていない半導体集積回路装置（ＤＲＡＭ非搭載品種）について，本件明細書の図（【図８】）のとおり，同一のゲート電極加工プロセスを用いているにもかかわらず，品種の違いに伴うマスクパターンのレイアウトの違いによってゲート電極寸法がばらついてしま い，特性が設計仕様からずれるなどの問題が生ずることが記載されている（【００１０】～【００１２】）。 そして，本件明細書によれば，本件発明は，マスクパターンレイアウトの違いに起因する寸法ばらつきが生ずることを防止することを目的とするものであり（【００１３】），その課題を解決する手段の欄において，発明者らがマスク パターンレイアウトの違いを踏まえて，見出した具体的な内容が記載されている。すなわち，ＤＲＡＭ非搭載品種を含む様々なＤＲＡＭ占有面積率を有する品種における単位面積当たりのゲート電極周縁長（ゲート電極の周縁部の長さ）とＤＲＡＭ占有面積率との関係について，本件明細書の図（【図９】）のとおり，ＤＲＡＭ占有面積率が増加するに従って，単位面積当たりのゲート電極周縁長 が増大する（【００１９】，【００２０】）。また，単位面積当たりのゲート電極周縁長とＣＤロスとの関係を示す本件明細書の図（【図１０】）のとおり，単位面積当たりのゲート電 りのゲート電極周縁長 が増大する（【００１９】，【００２０】）。また，単位面積当たりのゲート電極周縁長とＣＤロスとの関係を示す本件明細書の図（【図１０】）のとおり，単位面積当たりのゲート電極周縁長が大きくなるとゲート電極寸法が細る（ＣＤロスが正になる）一方，単位面積当たりのゲート電極周縁長が小さくなるとゲート電極寸法が太る（ＣＤロスが負になる）。そして，その図に示されたとおり，単 位面積当たりのゲート電極周縁長が大きくなるに従ってＣＤロスが負の値か ら正の値に単調に変化していくことに着目して，品種によらず単位面積当たりのゲート電極周縁長を所定の範囲に設定するか，単位面積当たりのゲート電極周縁長の品種の違いに応じてプロセス条件を調整することによって，マスクパターンレイアウトの違いに起因して寸法ばらつきが生じる事態を防止できることを見出したとする（【００２１】～【００２３】）。 上記によれば，本件明細書には，従来技術の課題として，具体的には，ＤＲＡＭ搭載品種と非搭載品種とを比較した上で課題が生ずることが記載されており，その課題を解決するに当たっても，具体的には，ＤＲＡＭ非搭載品種を含む様々なＤＲＡＭ占有面積率を有する品種について測定された数値によって見出された知見に基づき本件発明がされたことが記載されている。ここでは， その内容からも，ＤＲＡＭその他の回路が搭載されるシステムＬＳＩを念頭において検討がされて特定の知見が見出されたと認められる。他方，メモリであるＤＲＡＭについての固有の課題やそれについて何らかの知見が見出されたことは記載されていないし，本件明細書に具体的に記載されている上記の課題や見出された知見について，システムＬＳＩとは技術的な内容が異なる，メモ リであるＤＲＡＭについて，同様の 見が見出されたことは記載されていないし，本件明細書に具体的に記載されている上記の課題や見出された知見について，システムＬＳＩとは技術的な内容が異なる，メモ リであるＤＲＡＭについて，同様の課題があったことや，見出された上記の知見を適用できる旨の示唆もない。また，システムＬＳＩの上記の課題や知見が，メモリであるＤＲＡＭでも同様に適用できることが技術常識であったことを認めるに足りる証拠もない。 また，本件明細書において，本件発明について，発明の属する技術分野（【０ ００１】）や従来の技術として（【０００２】，【０００８】），「システムＬＳＩ」が触れられており，実施例においても，「ＤＲＡＭ等」が「混載」ないし「搭載」された「半導体集積回路装置」という趣旨の記載が存在（【００２５】【００２７】【００３１】【００３６】【００３８】【００４０】【００４４】【００４６】【０１３２】等）して，システムＬＳＩについての実施例が記載される一方で， メモリを「半導体集積回路装置」とする実施例の記載はないし，本件発明がメ モリを「半導体集積回路装置」としても適用されることを示唆する記載もない。 さらに，本件明細書に記載された実施例（【００５８】【００５９】）では，単位面積当たりのゲート電極周縁長の値について，汎用ＤＲＡＭ全体の値（２５００ｍｍ／ｍｍ²）が最大値であることを前提として，ＤＲＡＭ占有面積率が８０％である場合に相当する２０００ｍｍ／ｍｍ²を単位面積当たりのゲート 電極周縁長の規格範囲の上限とし，１６００～２０００ｍｍ／ｍｍ²を単位面積当たりのゲート電極周縁長の規格範囲として設定している。ここでは，汎用ＤＲＡＭその他の素子が搭載されるシステムＬＳＩにおいて，単位面積当たりのゲート電極周縁長につき，汎用ＤＲＡＭ全体を ²を単位面積当たりのゲート電極周縁長の規格範囲として設定している。ここでは，汎用ＤＲＡＭその他の素子が搭載されるシステムＬＳＩにおいて，単位面積当たりのゲート電極周縁長につき，汎用ＤＲＡＭ全体を当然にひとまとまりとして捉えた上で規格範囲の上限を定めている。他方，汎用ＤＲＡＭ内部のメモリセル の単位面積当たりの電極周縁長など，汎用ＤＲＡＭ内部の構造についての説明はない。また，本件発明の課題との関係で汎用ＤＲＡＭ内部の構造を課題とする旨の記載もない。 前記に照らせば，メモリであるＤＲＡＭとシステムＬＳＩは，半導体製品という抽象的な枠組みでは共通するとしても，それら自体の内容や技術は異な り，その内部の構造も異なるものである。 本件明細書における，従来技術の具体的な課題や発明に当たり見出された内容，具体的な記載等に照らせば，本件発明は，システムＬＳＩを念頭に置いているものであり，少なくとも，メモリであるＤＲＡＭが「半導体集積回路装置」（構成要件１Ａ，１Ｅ，５Ｂ，５Ｅ等）に含まれることはないと解される。 被告は，本件明細書の記載（【００３６】，【００６０】）を挙げて，本件発明の課題解決手段として，単位面積当たりのゲート電極周縁長が大きいメモリ回路等の「特定回路」に着目したものであり，その「特定回路」にはメモリセルを構成する回路も含まれる旨主張する。しかし，本件明細書の実施例における上記各段落においては，ＤＲＡＭ等がメモリ回路等の「特定回路」に該当する ことを前提として，システムＬＳＩについて発明を実現できることが記載され ている。他方，その「特定回路」として，ＤＲＡＭ内のメモリセルが該当することについての示唆は全くないし，また，システムＬＳＩにおいてＤＲＡＭ等を「特定回路」とする記載により， が記載され ている。他方，その「特定回路」として，ＤＲＡＭ内のメモリセルが該当することについての示唆は全くないし，また，システムＬＳＩにおいてＤＲＡＭ等を「特定回路」とする記載により，ＤＲＡＭ内のメモリセルをＤＲＡＭにおける「特定回路」とすることが技術常識により明らかであったことを認めるに足りる証拠もない。被告の主張は，採用することはできない。 被告製品がＤＲＡＭの一種であるＳＤＲＡＭであることについては当事者間に争いがない（前提事実）。したがって，被告製品は「半導体集積回路装置」（構成要件１Ａ，１Ｅ，５Ｂ及び５Ｅ）に該当しない。 以上によれば，被告製品は，その余の構成要件について判断するまでもなく本件発明１及び５の技術的範囲に属さない。 ３ 被告製品は，上記２のとおり本件発明１及び５の技術的範囲に属さないことから，被告製品は，本件発明１の構成を前提とする本件発明２及び本件発明３，並びに，本件発明５の構成を前提とする本件発明６，本件発明７及び本件発明８の技術的範囲にも属さない。 第４ 結論 よって，原告の請求は理由がないからいずれも棄却することとし，主文のとおり判決する。 東京地方裁判所民事第４６部 裁判長裁判官柴田義明 裁判官佐伯良子 裁判官佐藤雅浩は差支えのため署名押印できない。 裁判長裁判官柴田義明 （別紙）被告製品目録 以下の製品名のＳＤＲＡＭ １ ＭＴ４０Ａ５１２Ｍ１６ＬＹ－０６２Ｅ：Ｅ ２ ＭＴ４０Ａ１Ｇ８ＳＡ－０７５：Ｅ ３ ＭＴ４０Ａ２Ｇ４ＳＡ－０７５：Ｅ ４ ＭＴ４０Ａ５１２Ｍ１６ＬＹ－０ 以下の製品名のSDRAM １ MT40A512M16LY-062E：E ２ MT40A1G8SA-075：E ３ MT40A2G4SA-075：E ４ MT40A512M16LY-062EIT：E ５ MT40A512M16LY-075：E 以上 （別紙）図面
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