平成２６年１２月１８日判決言渡平成２６年（行ケ）第１００３４号審決取消請求事件口頭弁論終結日平成２６年１２月２日判決 原告ノース－ウエストユニヴァーシティ 訴訟代理人弁理士岡部 讓同吉澤弘司同新井 剛 被告特許庁長官 指定代理人酒井伸芳同関谷隆一同稲葉和生同内山 進主文 １ 原告の請求を棄却する。 ２ 訴訟費用は原告の負担とする。 ３ この判決に対する上告及び上告受理申立てのための付加期間を３０日と定める。 事実 及び理由第１ 請求特許庁が不服２０１２－２１７５４号事件について平成２５年９月１７日にした審決を取り消す。 第２ 事案の概要 １ 特許庁における手続の経緯等（当事者間に争いがない。）原告は，発明の名称を「ＭＯＳＦＥＴ用の駆動回路および方法」とする発明について，平成１３年２月２３日に国際出願（特願２００１－５６２８３９号（パリ条約による優先権主張平成１２年２月２３日）。以下「本願」という。 平成２４年２月１７日付け手続補正後の請求項の数は１８である。）をしたが，平成２４年６月２９日付け（同年７月４日送達）で拒絶査定を受けたので，同年１１月２日，これに対する不服の審判を請求した。 特許庁は，この審判請求を，不服２０１２－２１７５４号事件として審理した結果，平成２５年９月１７日，「本件審判の請求は，成り立たない。」との審決をし，同審決の謄本を，同年１０月１日，原告に送達した。 原告は，平成２６年１月２９日，上記審決の取消しを求めて本件訴えを提起した。 ２ 特許請求の範囲前記手続補正後の本願の特許請求の範囲におけ 決の謄本を，同年１０月１日，原告に送達した。 原告は，平成２６年１月２９日，上記審決の取消しを求めて本件訴えを提起した。 ２ 特許請求の範囲前記手続補正後の本願の特許請求の範囲における請求項１７の記載は次のとおりである（甲３。この請求項に係る発明を，以下「本願発明」という。また，同手続補正後の本願の明細書を，以下「本願明細書」という。）。 【請求項１７】ゲートを含む絶縁ゲート半導体デバイスを駆動する方法であって，電荷蓄積手段とスイッチング手段とが回路内で前記デバイスのゲートへ接続され，前記デバイスの最大定格の３乃至４倍を超えるゲート電圧を生じるチャージパルスを前記電荷蓄積手段から前記ゲートへ印加することを特徴とする方法。 ３ 審決の理由別紙審決書写しのとおりである。要するに，本願発明は，特開平１１－９７９９５号公報（甲２。以下「引用例」という。）に記載の発明に基づいて当業者が容易に発明をすることができたものであるから，特許法２９条２項 の規定により特許を受けることができないというものである。 審決が，上記結論を導くに当たり認定した，引用例に記載の発明（以下「引用発明」という。）の内容，本願発明と引用発明との一致点及び相違点は，次のとおりである。 ア引用発明の内容「ゲートを含む電界制御型半導体素子１を駆動する方法であって，ゲート電荷供給用コンデンサＣ１とＦＥＴスイッチ２を含む駆動回路が前記素子のゲート端子Ｇ１へ接続されており，ゲート電荷供給用コンデンサＣ１に充電された電荷によりゲート静電容量Ｃｇを充電することにより，ゲート端子電圧Ｖｇ１は，電界制御型半導体素子のゲート最大定格２０Ｖを超えるスパイク電圧，例えばその急峻な電圧のピーク電圧値が３６Ｖとなった後，最終目標ゲー 電容量Ｃｇを充電することにより，ゲート端子電圧Ｖｇ１は，電界制御型半導体素子のゲート最大定格２０Ｖを超えるスパイク電圧，例えばその急峻な電圧のピーク電圧値が３６Ｖとなった後，最終目標ゲート電圧であるゲート動作電圧１８Ｖに向かって，非振動的に減衰する方法。」イ一致点「ゲートを含む絶縁ゲート半導体デバイスを駆動する方法であって，電荷蓄積手段とスイッチング手段とが回路内で前記デバイスのゲートへ接続され，前記デバイスの最大定格を超えるゲート電圧を生じるチャージパルスを前記電荷蓄積手段から前記ゲートへ印加することを特徴とする方法。」である点。 ウ相違点「デバイスの最大定格を超えるゲート電圧」に関し，本願発明は「デバイスの最大定格の３乃至４倍を超えるゲート電圧」であるのに対して，引用発明は「ゲート最大定格２０Ｖを超えるスパイク電圧，例えばその急峻な電圧のピーク電圧値が３６Ｖ」となる「ゲート端子電圧Ｖｇ１」で ある点。 第３ 原告の主張審決には，本願発明と引用発明との一致点及び相違点の認定の誤り（取消事由１），相違点の容易想到性に関する判断の誤り（取消事由２），並びに判断遺脱及び理由不備の違法（取消事由３）があり，これらはいずれも審決の結論に影響するものであるから，審決は取り消されるべきである。 １ 取消事由１（本願発明と引用発明との一致点及び相違点の認定の誤り）本願発明は，「トランジスタ接合に固有のキャパシタンス」による信号遅延，すなわち，内部ゲート電極とソースとの間のキャパシタンスによるＭＯＳＦＥＴの立上り時間及び立下り時間の遅延を補償するため，デバイスの最大定格の３ないし４倍を超えるゲート電圧を「ゲート」へ印加するというものである。 そして，ここにいう「ゲート」については ＭＯＳＦＥＴの立上り時間及び立下り時間の遅延を補償するため，デバイスの最大定格の３ないし４倍を超えるゲート電圧を「ゲート」へ印加するというものである。 そして，ここにいう「ゲート」については，通常の電界制御型トランジスタにおいては，ゲート配線におけるインダクタンスや抵抗は無視できる程度に小さいため，外部ゲート端子と内部ゲートのそれぞれの電位は等しく，外部ゲート端子と内部ゲートは電気的に一体として把握し得る。よって，本願発明においては，外部ゲート端子と内部ゲートとを区別する必要はない。 仮に，「電荷蓄積手段」と「ゲート」との間に，無視し得ない程度の大きなインダクタンス，抵抗が存在する場合には，ゲート電極には最大定格を超える電圧が印加されなくなり，本願発明は機能し得なくなる。したがって，上記のとおりの本願発明の目的や作用効果を参酌すると，本願発明においては，ゲート配線の「寄生インダクタンス分」，「寄生抵抗分」は含まれないと解するべきである。 これに対し，引用発明は，大型のＩＧＢＴなどのケース内部のゲート配線のインダクタンス，すなわち，外部ゲート端子と内部ゲート電極との間の配線の寄生抵抗，寄生インダクタンスによる遅延を補償するため，外部ゲート端子に最大定格の約１．８倍の電圧を印加するものであり，内部ゲート電極には最大 定格以下の電圧が印加されるにすぎない。 このように，両発明はその目的及び課題解決手段が大きく異なっていることに照らせば，審決が，「前記デバイスの最大定格を超えるゲート電圧を生じるチャージパルスを前記電荷蓄積手段から前記ゲートへ印加する」ことを両発明の一致点として認定したのは誤りである。引用発明において，本願発明の「ゲート」と対比すべきは，「内部ゲート」であって，「外部ゲート端子」ではないし，引用発 手段から前記ゲートへ印加する」ことを両発明の一致点として認定したのは誤りである。引用発明において，本願発明の「ゲート」と対比すべきは，「内部ゲート」であって，「外部ゲート端子」ではないし，引用発明においては，内部ゲート電圧は常に最大定格電圧以下である。 そうすると，両発明の間には，審決の認定した相違点（以下，これを「相違点１」という。）に加えて，以下の相違点（以下「相違点２」という。）が認定されるべきであるから，審決による相違点の認定にも誤りがある。 （相違点２）「前記ゲートへ印加する」に関し，本願発明はデバイスの最大定格を超えるゲート電圧を「ゲート」へ印加するのに対して，引用発明はデバイスの最大定格を超える電圧を「外部ゲート端子」へ印加するが，「ゲート」へ印加していない点。 ２ 取消事由２（相違点の容易想到性に関する判断の誤り）前記１のとおり，引用発明は，外部ゲート端子に最大定格のわずか１．８倍の電圧を印加するに止まり，ゲート（内部ゲート）の電圧Ｖｇ２を最大定格以下に抑えている。すなわち，引用発明は，ゲート内部電圧をゲート最大定格以下に維持することが当然の前提となっており，本願発明が内部ゲートに最大定格を超える電圧を積極的に印加することと相反するものである。 したがって，引用発明は，本願発明を示唆するどころかその阻害事由となるものであり，本願発明は，引用発明に基づいては進歩性を否定され得ないから，相違点１に係る本願発明の構成の容易想到性についての審決の判断には，誤りがある。 また，審決は，相違点２について判断しておらず，この点でも誤りがある。 ３ 取消事由３（判断遺脱及び理由不備の違法）審決は，請求項１７に係る本願発明についてのみ判断し，本願における他の請求項に係る発明に ，相違点２について判断しておらず，この点でも誤りがある。 ３ 取消事由３（判断遺脱及び理由不備の違法）審決は，請求項１７に係る本願発明についてのみ判断し，本願における他の請求項に係る発明については全く判断していない。特に，請求項１及び１６に係る発明は，引用例には開示や示唆がない際立った技術的特徴を備えており，引用発明に基づき進歩性を否定されるものではない。 それにもかかわらず，本願発明についてのみ判断をした審決には，判断遺脱及び理由不備の違法がある。 第４ 被告の主張 １ 取消事由１について引用発明は，あくまでも電界制御型半導体素子のゲート静電容量，すなわちゲートにおけるキャパシタンスを高速充電してデバイスを高速駆動することを主たる目的とするものであり，「特に大容量で大型のＩＧＢＴ，ＦＥＴなどの電界制御型半導体素子」について「素子ケース内部のゲートインダクタンスをも補償」することができるというのは，副次的な効果にすぎない。よって，引用発明が，ゲート配線のインダクタンスによる遅れを補償するものであるとの原告の主張は誤りであり，引用発明と本願発明のいずれも，ゲートにおけるキャパシタンスに起因する立上り時間の遅延を小さくするために，絶縁ゲート半導体デバイスのゲートに，最大定格を超えるゲート電圧を印加するという技術思想において共通する。 そして，寄生インダクタンス分，寄生抵抗，ゲート静電容量等の等価回路成分は，一般の回路図においては通常省略されるものであり，本願明細書の図１に示されたＭＯＳＦＥＴにおいても，このような等価回路成分は省略して記載されたものと考えられること，本願発明のゲートが絶縁ゲート半導体デバイスの内部のゲート電極であるとの特定はなく，一般に，回路内で接続されるものは電子部品同士であり，本願発明でも 路成分は省略して記載されたものと考えられること，本願発明のゲートが絶縁ゲート半導体デバイスの内部のゲート電極であるとの特定はなく，一般に，回路内で接続されるものは電子部品同士であり，本願発明でも電子部品である絶縁ゲート半導体デバイ スの外部ゲート端子へ接続するものと解されることからすれば，本願発明のゲートは，内部ゲートではなく外部ゲート端子であると解される。本願の請求項１の「第１の端子としてゲート（２０）を含み…」との記載も，かかる解釈に整合する。 そうすると，本願発明は，デバイスの外部ゲート端子に最大定格を超えるゲート電圧を印加することを規定するのみであるから，これを前提とする審決による引用発明との一致点の認定に誤りはなく，原告が主張する相違点２を相違点１に追加して認定すべきであるということもできない。 ２ 取消事由２について定格とは，製品が破壊されないことを保証したり，長期的な信頼性を保証したりするためにメーカーがユーザーに提示する一応の目安であって，ユーザーがこれを絶対に超えられないとするほど絶対的に制約のある数値ではないことは，当業者が普通に理解することができる。 したがって，引用例に，ゲート内部電圧をゲート最大定格以下に維持する事例が記載されていることをもって，当業者が，これを絶対に超えてはならないとする阻害事由があるということはできない。デバイスのゲートに印加する電圧を高くするに従い，ターンオン時間が短くなることは，当業者において明らかであるから，半導体デバイスのターンオン時間を短くするために，メーカーによる半導体デバイスが破壊されないことの保証や長期的な信頼性の保証との得失も考慮して，デバイスの最大定格の３ないし４倍を超えるゲート電圧（外部ゲート電圧）を印加することは，引用例に接した当業者が容 による半導体デバイスが破壊されないことの保証や長期的な信頼性の保証との得失も考慮して，デバイスの最大定格の３ないし４倍を超えるゲート電圧（外部ゲート電圧）を印加することは，引用例に接した当業者が容易に想到し得る事項である。また，本願明細書の記載を参酌しても，デバイスのゲートにデバイスの最大定格の３ないし４倍を超える電圧を印加することにより，予測を超える格別顕著な効果を生じると認める根拠もない。 よって，本願発明が引用発明から容易に想到し得る旨の審決の判断に，誤りはない。 ３ 取消事由３について一つの特許出願において，一部の請求項に係る発明について特許をすることができない事由がある場合には，他の請求項についての判断いかんに関わらず，特許出願全体について，一つの行政処分としての拒絶査定をすべきことになる。 したがって，本願発明が特許を受けることができないものである以上，その余の請求項に係る発明について判断するまでもなく，本願は出願全体として拒絶されるべきであり，審決に原告の主張する違法はない。 第５ 当裁判所の判断当裁判所は，原告の主張は理由がないと判断する。その理由は次のとおりである。 １ 取消事由１（本願発明と引用発明との一致点及び相違点の認定の誤り）について原告は，本願発明と引用発明とは，デバイスの最大定格を超える電圧を，本願発明では「ゲート」（ここにいう「ゲート」については，外部ゲート端子と内部ゲートとを区別する必要はないとする。）へ印加するのに対して，引用発明では外部ゲート端子に印加する点において，相違する旨主張する（前記第３の１）。 これに対し，被告は，本願発明のゲートは外部ゲート端子を指し，これに最大定格を超える電圧を印加する点において，引用発明との間に相違点はないと主張する て，相違する旨主張する（前記第３の１）。 これに対し，被告は，本願発明のゲートは外部ゲート端子を指し，これに最大定格を超える電圧を印加する点において，引用発明との間に相違点はないと主張する（前記第４の１）。 そこで，本願発明における「ゲート」の意義を検討することとする。 この点，本願明細書の特許請求の範囲の請求項１には，次の発明が記載されており，請求項１６には，請求項１中の「駆動する方法」をいずれも「駆動する回路」と改めるほかは請求項１と同内容の発明が記載されている（甲３）。 「【請求項１】 第１の端子としてゲート（２０）を含み，少なくとも第２および第３の端子（２２，２４）をさらに含む絶縁ゲート半導体デバイス（１２）を駆動する方法であって，電荷蓄積デバイス（１４）とスイッチング手段とが回路内で前記半導体デバイスのゲートへ接続され，オン状態とオフ状態のいずれか一方の状態とオン状態とオフ状態の他方の状態との間で前記半導体デバイスを切り換えるように，前記電荷蓄積デバイスからチャージパルスを前記半導体デバイスの前記ゲートへ印加する絶縁ゲート半導体デバイスを駆動する方法において，前記チャージパルスの持続期間は，前記半導体デバイスの前記第２及び第３の端子に接続された回路内の電流が変化する前に，前記チャージパルスが完了し，その間に十分なチャージを前記電荷蓄積デバイスから前記半導体デバイスのゲートへ転送して前記半導体デバイスをオン状態とオフ状態との間で改善された立ち上がり及び立下り時間で切り替えることを特徴とする絶縁ゲート半導体デバイスを駆動する方法。」上記請求項における「第１の端子としてゲート（２０）を含み，少なくとも第２および第３の端子（２２，２４）をさらに含む絶縁ゲート半導体デバイス（１２） 縁ゲート半導体デバイスを駆動する方法。」上記請求項における「第１の端子としてゲート（２０）を含み，少なくとも第２および第３の端子（２２，２４）をさらに含む絶縁ゲート半導体デバイス（１２）」との記載からすると，電子部品としての「絶縁ゲート半導体デバイス」は三つの端子を含んでおり，「第１の端子として」の「ゲート（２０）」は外部ゲート端子であると解するのが自然であると考えられる。 一方，本願発明に係る請求項１７には「ゲートを含む絶縁ゲート半導体デバイス」との記載があるが，これと請求項１や同１６における「第１の端子としてゲート…を含み，…第２および第３の端子…をさらに含む絶縁ゲート半導体デバイス」とが，「絶縁ゲート半導体デバイス」や「ゲート」の意義に関して異なるものであるとの記載はなく，このことをうかがわせる記載もない。 また，本願発明に係る請求項１７の「電荷蓄積手段とスイッチング手段と が回路内で前記デバイスのゲートへ接続され，」との記載は，回路内での接続の対象となっている「ゲート」が，内部ゲート電極ではなくむしろ外部ゲート端子を指すことを示唆するものであるということができる。 とはいえ，本願発明における「ゲート」については，請求項１７の記載それ自体では，必ずしもその技術的意義を一義的に明確に理解することができないとも考えられることから，本願明細書における発明の詳細な説明の記載を参酌することとする。 アこの点，本願明細書（甲１）には，次の記載がある（誤記は，適宜訂正した。）。 「【発明の詳細な説明】【０００１】技術分野本発明は，酸化金属電界効果トランジスタ（ＭＯＳＦＥＴ），より具体的にはパワーＭＯＳＦＥＴなどの絶縁ゲート半導体デバイスのスイッチング速度を改善するための回路および方法に関する。 技術分野本発明は，酸化金属電界効果トランジスタ（ＭＯＳＦＥＴ），より具体的にはパワーＭＯＳＦＥＴなどの絶縁ゲート半導体デバイスのスイッチング速度を改善するための回路および方法に関する。 【０００２】背景技術トランジスタ接合に固有のキャパシタンスにより，回路内の電圧が切り替わることができる速度が制限される。また，ミラー効果が前述の類のデバイスのゲートにおけるキャパシタンスに影響することも周知のことである。」「【０００５】発明の目的したがって，本発明の一目的は，それにより前述の欠点が少なくとも緩和されるだろうと本出願人が確信する，絶縁ゲート半導体デバイスの立上り時間および／または立下り時間を改善するためのトリガ回路および方法 を提供することにある。 【０００６】発明の概要本発明によれば，第１の端子としてゲートを含み，少なくとも第２および第３の端子をさらに含む絶縁ゲート半導体デバイス用のトリガ回路が提供され，その回路は，－ 電荷蓄積デバイスと，回路内でそのデバイスのゲートに接続された高速スイッチング手段とを含み，－ 高速スイッチング手段が，絶縁ゲート・デバイスの指定のターンオン遅延時間より短い第１の期間にオフ状態とオン状態との間で切り替わることができ，－ 絶縁ゲート・デバイスが絶縁ゲート・デバイス用の指定の立上り時間または立下り時間より短い第２の期間にオフ状態とオン状態との間で切り替わるように，高速スイッチング手段が，蓄積デバイスと絶縁ゲート・デバイスのゲートとの間で電荷を移動させるように制御可能である。 【０００７】絶縁ゲート半導体デバイスは，パワーＭＯＳＦＥＴなどの酸化金属半導体電界効果トランジスタ（ＭＯＳＦＥＴ）にすることができる。 の間で電荷を移動させるように制御可能である。 【０００７】絶縁ゲート半導体デバイスは，パワーＭＯＳＦＥＴなどの酸化金属半導体電界効果トランジスタ（ＭＯＳＦＥＴ）にすることができる。 【０００８】別法として，絶縁ゲート半導体デバイスは，絶縁ゲート・バイポーラ・トランジスタにすることができる。」「【００１５】高速スイッチング手段とゲートとの間の回路内にインダクタを設けることができる。」「【００１９】発明の好ましい実施形態の説明 図１（判決注・右のとおり）には，酸化金属半導体電界効果トランジスタ（ＭＯＳＦＥＴ）などの絶縁ゲート半導体デバイス１２用の本発明によるトリガ回路１０の基本図が示されている。 【００２０】同図には，パワーＭＯＳＦＥＴが示されているが，これはＨＥＸＦＥＴという商標とＩＲＦ７４０という番号の下にＩｎｔｅｒｎａｔｉｏｎａｌＲｅｃｔｉｆｉｅｒ社から入手可能なものである。…」「【００２３】ＭＯＳＦＥＴをオンに切り替えるために，高速スイッチング・デバイスは電子的にオンに切り替えられ，それにより，キャパシタ１４からＭＯＳＦＥＴのゲート２０に十分な電荷が高速転送され，ＭＯＳＦＥＴをオンに切り替える。 【００２４】図１の回路用の時図表は図３（判決注・右のとおり）および図４（判決注・略）に示されている。破線で示すグラフはＭＯＳＦＥＴ１２の通常の指定動作を示している。このため，図３のグラフ３０は従来のスイッチ・オン時のＭＯＳＦＥＴのゲート電圧を示している。ＭＯＳＦＥＴは３２でオンに切り替わり，グラフは約３４ｎｓのターンオン遅延時間を示している。関連のゲート電流は図４の３４に示されている。 【００２５】本発明による方法のグラフは図３ いる。ＭＯＳＦＥＴは３２でオンに切り替わり，グラフは約３４ｎｓのターンオン遅延時間を示している。関連のゲート電流は図４の３４に示されている。 【００２５】本発明による方法のグラフは図３および図４の３６および３８にそれぞ れ示されている。図３の４０には，キャパシタ１４からスイッチ１６を通る電荷の前述の高速転送と，その結果のＭＯＳＦＥＴのゲート上での電圧の上昇が示されている。４２に示すその後のゲート電圧の降下は，前述のミラー効果に帰するものである。しかし，明らかなことは，わずか４ｎｓ後に４４でデバイスがオンに切り替わることである。ゲート２０における関連電流は図４の３８に示されている。初めに，電荷転送段階中のゲート電流は高く，その後，無視できるレベルまで低下する。また，ＭＯＳＦＥＴのデータ指定の範囲内のドレイン電流の場合，本発明によるスイッチング方法および回路によるスイッチング損失も低減されるものと思われる。」「【００２７】図２（判決注・右のとおり）には，トリガ回路１０の回路図が示されているが，その場合，第１のスイッチング・デバイス１６はＳＩＤＡＣである。 【００２８】ＳＩＤＡＣ１６およびＭＯＳＦＥＴ１２と並列なキャパシタ１４の両端に周期電圧が印加される。初めに，第１の半サイクル中に入力１９で供給される電圧はＳＩＤＡＣ１６をオンに切り替えるには不十分なものであり，それによりキャパシタ１４は充電される。供給電圧がＳＩＤＡＣ１６のしきい値に達すると，それがオンに切り替わり，その結果，キャパシタ１４からＭＯＳＦＥＴ１２のゲート２０までの閉回路ができ，キャパシタ１４を部分的に放電し，それによりゲート２０を充電する。その結果，キャパシタ１４とゲート２０との間で電荷が共用されることになり，何らかの電圧， ＳＦＥＴ１２のゲート２０までの閉回路ができ，キャパシタ１４を部分的に放電し，それによりゲート２０を充電する。その結果，キャパシタ１４とゲート２０との間で電荷が共用されることになり，何らかの電圧，好ましくはアースに関連してゲートしきい値電圧より上の電圧がゲートに印加 される。 【００２９】この方法を使用すると，短い間隔の場合，デバイスを破壊せずに一部のＭＯＳＦＥＴ１２の最大しきい値定格の約３～４倍までゲート電圧を駆り立てることができる。」イ以上のとおりの本願明細書の記載に照らすと，本願に係る発明における「絶縁ゲート半導体デバイス」は，「第１の端子としてゲートを含み，少なくとも第２および第３の端子をさらに含む」（【０００６】）とされているから，本願に係る発明の全体を通じて，「絶縁ゲート半導体デバイス」が三つの端子を含む電子部品としてのそれであり，「第１の端子として」の「ゲート」は，外部ゲート端子を指すものということができる。また，「高速スイッチング手段とゲートとの間の回路内にインダクタを設けることができる。」（【００１５】）との記載からも，ここにいう「ゲート」は，回路内での接続の対象となる外部ゲート端子を指すものということができる。 これに対し，本願明細書の回路図（図１及び図２）においては，絶縁ゲート半導体デバイスの素子ケースの範囲は示されておらず，「ゲート２０」は回路図記号中の電極部分を指しているかのようである。しかるに，電気回路及び回路素子において，回路配線があれば，素子の内外を問わず，等価回路成分として「Ｌ（インダクタンス）」，「Ｒ（抵抗）」，「Ｃ（キャパシタンス）」が存在し，このような等価回路成分は，一般の回路図においては省略されることが通常であることや，回路内で接続されるのは一般に電子部品同 Ｌ（インダクタンス）」，「Ｒ（抵抗）」，「Ｃ（キャパシタンス）」が存在し，このような等価回路成分は，一般の回路図においては省略されることが通常であることや，回路内で接続されるのは一般に電子部品同士であり，絶縁ゲート半導体における接続対象としてのゲートとは，同半導体を収容したケースから延出された外部ゲート端子であること，図１には，絶縁ゲート半導体デバイスの回路図記号の脇に「ＭＯＳＦＥＴＩＰＦ７４０」との記載があり，これは，本願明細書の 【００２０】によれば，特定の電子部品としてのパワーＭＯＳＦＥＴ（ＨＥＸＦＥＴＩＲＦ７４０。同図中の「ＩＰＦ７４０」は「ＩＲＦ７４０」の誤記であると考えられる。）を指すことから，同図における「ゲート２０」は，上記電子部品の外部ゲート端子と解するのが自然と考えられること，本願明細書には，他に，「ゲート」が絶縁ゲート半導体デバイスの内部のゲート電極であることをうかがわせる記載はないことからすれば，上記回路図中の「ゲート２０」が，素子ケースの内部のゲート電極を指すと解することはできないというべきである。 以上のとおりであって，本願明細書の記載を参酌すると，本願発明において，「絶縁ゲート半導体デバイス…の最大定格を超えるゲート電圧を生じるチャージパルス」を印加される対象としての「前記デバイスのゲート」とは，絶縁ゲート半導体デバイスの外部ゲート端子を指すと認めるのが相当である。 一方，引用例（甲２）の「前記ゲート最大定格電圧Ｖｍよりも高い電圧Ｖ１を前記電界制御型半導体素子のゲート端子に印加し，」（【請求項１】，【００１０】）との記載によれば，引用発明は，ゲート最大定格電圧よりも高い電圧を半導体素子の外部ゲート端子に印加するものと認められる。 そうすると，本願発明は，「絶縁ゲート半導体 請求項１】，【００１０】）との記載によれば，引用発明は，ゲート最大定格電圧よりも高い電圧を半導体素子の外部ゲート端子に印加するものと認められる。 そうすると，本願発明は，「絶縁ゲート半導体デバイス…の最大定格を超えるゲート電圧を生じるチャージパルス」を，外部ゲート端子としての「前記デバイスのゲート」に印加する点で，引用発明と一致するから，審決には，両発明の一致点の認定に関して誤りはなく，また，原告の主張する相違点２を看過した誤りがあったということもできない。 原告は，①通常の電界制御型トランジスタにおいては，ゲート配線のインダクタンスや抵抗の等価回路成分は無視し得る程度に小さいから，外部ゲート端子と内部ゲートとは電気的に一体として把握し得，そのため，本願発明 においては外部ゲート端子と内部ゲートとを区別する必要はない，②本願発明と引用発明とは，発明の目的及び課題解決手段が異なっており，本願発明の「ゲート」と対比すべきは引用発明における「内部ゲート」であって「外部ゲート端子」ではない，と主張する。 アしかしながら，①については，仮に，本願明細書の「発明の好ましい実施形態の説明」において用いられたパワーＭＯＳＦＥＴ（ＨＥＸＦＥＴＩＲＦ７４０。そのデータシートは甲６のとおり。）については，ゲート配線のインダクタンスを無視することができるものであったとしても，本願発明は，請求項１７の記載に照らして，「絶縁ゲート半導体デバイス」をそのような「ゲート配線のインダクタンスを無視することができる」ものに限定するものと認めることはできない。むしろ，電気回路及び回路素子において，回路配線がある以上，素子の内外を問わず等価回路成分が存在するのは前極とを，常に電気的に一体のものとして把握することはできないというべきである。 イ ない。むしろ，電気回路及び回路素子において，回路配線がある以上，素子の内外を問わず等価回路成分が存在するのは前極とを，常に電気的に一体のものとして把握することはできないというべきである。 イ次に，②については，本願発明と引用発明との間に，発明の目的や課題解決手段に相違があるかどうかはさておき，本願発明における「ゲート」が，請求項の記載や本願明細書の発明の詳細な説明の記載に照らして，外が，「トランジスタ接合に固有のキャパシタンスにより，回路内の電圧が切り替わることができる速度が制限される」との欠点を克服し，「絶縁ゲート半導体デバイスの立上り時間および／または立下り時間を改善する」ことを目的とすること，かかる課題の解決のため，デバイスの最大定格を超えるゲート電圧を生じるチャージパルスをデバイスの「ゲート」に印加することを手段とするものであることを前提としても，そのことと，本願発明の「ゲート」が外部ゲート端子を指すこととが直ちに矛盾するもので はない。そして，本願発明の「ゲート」が外部ゲート端子を指す以上，これと引用発明における「外部ゲート端子」とを対比することに誤りはない。 ウなお，原告の主張には，本願発明の目的や作用効果を参酌すると，本願発明においては，「電荷蓄積手段」と「ゲート」との間に，ゲート配線の寄生インダクタンス分や寄生抵抗分は含まれないと解すべきであるとの部分がある。 しかしながら，請求項１７は，本願発明をそのようなものに限定するものではないし，前記イと同様に，本願発明の目的や作用効果と，デバイスにゲート配線の寄生インダクタンス分や寄生抵抗分が存在することとは，直ちに矛盾するものではないから，本願発明の目的や作用効果を踏まえても，本願発明を原告が主張するようなものに限定することは困難である。 エ以 の寄生インダクタンス分や寄生抵抗分が存在することとは，直ちに矛盾するものではないから，本願発明の目的や作用効果を踏まえても，本願発明を原告が主張するようなものに限定することは困難である。 エ以上によれば，原告の上記主張はいずれも採用することができない。 ２ 取消事由２（相違点の容易想到性に関する判断の誤り）について原告は，引用発明は，ゲート内部電圧をゲート最大定格以下に維持することが前提となっている点で，内部ゲート電極に最大定格を超える電圧を積極的に印加する本願発明と相反し，本願発明に対する阻害事由になると主張する（前記第３の２）。 そこで，引用発明の内容について検討する。 この点，引用例（甲２）には，引用発明に関して，発明の詳細な説明として次の記載がある（誤記は，適宜訂正した。）。 「【０００１】【産業上の利用分野】 本発明は，ＩＧＢＴ，ＦＥＴ などのゲート静電容量を高速で正または負に充電することによって電界制御半導体スイッチ素子を高速で駆動する回路に関する。」【０００２】【従来技術】 …」 「【０００４】 高速高電圧半導体スイッチとしてはＩＧＢＴ，ＭＯＳＦＥＴなどのような電圧駆動型の電界制御型半導体素子がスピードの点で有利であるが，高速ターンオンさせるには，ゲート静電容量を高速充電することが必要である。この高速ゲート駆動の方法としては電圧源駆動が一般的である。 【０００５】 その電圧源駆動は，電界制御型半導体素子のゲート最大定格電圧，例えば２０Ｖより低い１８Ｖのゲート動作電圧を電界制御型半導体素子のゲート端子に印加する駆動電源と電界制御型半導体素子のゲートとをスイッチで出来る限り低いインピーダンス路で選択的に接続し，スイッチをオンさせることによりゲート静電容量を１８Ｖのゲート動作電圧 素子のゲート端子に印加する駆動電源と電界制御型半導体素子のゲートとをスイッチで出来る限り低いインピーダンス路で選択的に接続し，スイッチをオンさせることによりゲート静電容量を１８Ｖのゲート動作電圧に向かって充電する。 【発明が解決しようとする課題】【０００６】 しかし，その充電には電源電圧を電界制御型半導体素子のゲートに印加するゲート最大定格電圧よりも高くすることができないので，回路インピーダンスを下げるしかないが，これも限度があり，ある程度以上の高速ターンオン駆動はできない。 【０００７】 また，電流源駆動も可能であるが，電界制御型半導体素子のゲートに印加する電圧がゲート最大定格電圧よりも低くなければならないために，ゲート端子にゼナーダイオードなどの過電圧保護素子を接続しなければならないというのが，一般的な考えであり，ゲート端子電圧を制限するために，大型のＩＧＢＴなどのケース内部のゲート配線のインダクタンスによる遅れを保障できず，この駆動方法も十分に高速で駆動することはできない。 【０００８】 さらにまた，他の用途ではＩＧＢＴ，ＭＯＳＦＥＴを高速でターンオフさせるために，ゲート電圧を正バイアス電圧から負バイアス電圧に高速で反転充電する駆動方法もあるが，この場合にも大型のＩＧＢＴなどのケース内部のゲート配線のインダクタンスによる遅れで，ある程度以上には高速化ができない。 【０００９】 本発明は，このような問題点を解決してＩＧＢＴ，ＭＯＳＦＥＴのような電界制御型半導体素子を従来よりも高速でターンオン，あるいはターンオフさせることのできる駆動方法及び駆動回路を提供することを課題とする。 【００１０】【課題を解決するための手段】 この課題を解決するため，請求項１に記載の発明は，ゲート静電容量Ｃｇ，ゲート最大定格電圧 ことのできる駆動方法及び駆動回路を提供することを課題とする。 【００１０】【課題を解決するための手段】 この課題を解決するため，請求項１に記載の発明は，ゲート静電容量Ｃｇ，ゲート最大定格電圧Ｖｍ，その電圧よりも低いゲート動作電圧Ｖ２及び内部ゲートインダクタンスを有する電界制御型半導体素子を高速でターンオンさせる駆動方法において，前記ゲート静電容量Ｃｇよりも容量の小さい別の静電容量Ｃａ（Ｃｇ＞Ｃａ）を前記ゲート最大定格電圧Ｖｍよりも高い電圧まで充電し，前記電界制御型半導体素子のターンオン駆動時に前記静電容量Ｃａの充電電荷を放電させて，前記ゲート最大定格電圧Ｖｍよりも高い電圧Ｖ１を前記電界制御型半導体素子のゲート端子に印加し，前記ゲート静電容量Ｃｇをゲート動作電圧Ｖ２まで高速で充電することにより，高速でターンオンさせることを特徴とする電界制御型半導体素子の駆動方法を提供するものである。」「【００１９】【実施例】 以下，図面により本発明にかかる実施例を説明する。この発明は，特に大容量で大型のＩＧＢＴ，ＦＥＴなどの電力用電界制御型半導体素子のゲート静電容量を，その素子ケース内部のゲートインダクタンスをも保障して高速充電又は高速放電することのできる電界制御素子の高速駆動回路である。 【００２０】 本発明は，ＩＧＢＴなどの半導体チップのゲート電極の直流的最大定格であるゲート最大定格電圧を超えなければ，ＩＧＢＴなどの外部ゲート端子に印加される駆動電圧がゲート電圧最大定格を超えても問題が生じないという新しい知見に基づく。 【００２１】 図１（判決注・右のとおり）は本発明の一実施例を示す。１はＩＧＢＴ，ＭＯＳＦＥＴのような駆動される高速高電圧の電界制御型半導体素子であり，以下の説明ではモジュール型ＩＧＢＴの例とす ００２１】 図１（判決注・右のとおり）は本発明の一実施例を示す。１はＩＧＢＴ，ＭＯＳＦＥＴのような駆動される高速高電圧の電界制御型半導体素子であり，以下の説明ではモジュール型ＩＧＢＴの例とする。その一例として，耐圧１２００Ｖ，スイッチング電流７００Ａ，パルス幅７００ｎｓで動作することを目標とする。ＩＧＢＴ１はコレクタ端子Ｋ１，エミッタ端子Ｅ１，ゲート端子Ｇ１，ゲート信号のリターン路としての信号用エミッタ端子Ｅ２を有する。ゲート端子Ｇ１と信号用エミッタ端子Ｅ２間には，モジュール内部配線としての寄生インダクタンス分Ｌ１と，寄生抵抗もしくは別途接続された発振防止用の抵抗Ｒ１が存在する。 【００２２】 Ｃｇは，ＩＧＢＴ１のゲート静電容量を示す。Ｃ１はゲート電荷供給用コンデンサであり，ＩＧＢＴ１のコレクタ電圧側より抵抗Ｒ２を通して充電される。コンデンサＣ１はゲート静電容量Ｃｇよりも小さな容量Ｃａ（Ｃｇ＞Ｃａ) を有し，その充電電圧はゼナーダイオードＺＤ１により制限される。例えば，ＩＧＢＴ１のコレクタ電圧を１０００Ｖとした場合，コンデンサＣ１の充電電圧は２００Ｖに制限されるものとする。 【００２３】 ２ はコンデンサＣ１とＩＧＢＴ１のゲート端子Ｇ１との間を駆動信号Ｓ１で選択的に開閉するスイッチであり，ＦＥＴなどが適当である。以下，ＦＥＴとして説明する。ＦＥＴ２のオンにより，コンデンサＣ１の電荷がＩＧＢＴ１のゲートに供給される。Ｌ２はＦＥＴ２，ＩＧＢＴ１，コンデンサＣ１を含むゲート電流回路の配線インダクタンスである。」「【００２６】 図２は図１の動作を説明するために，ゲート電流Ｉｇとゲート端子Ｇ１－Ｅ２間の電圧Ｖｇ１，内部ゲート電圧Ｖｇ２の関係を示す。駆動信号Ｓ１によりＦＥＴ２がターンオンすると，コンデンサＣ１に充電され 図１の動作を説明するために，ゲート電流Ｉｇとゲート端子Ｇ１－Ｅ２間の電圧Ｖｇ１，内部ゲート電圧Ｖｇ２の関係を示す。駆動信号Ｓ１によりＦＥＴ２がターンオンすると，コンデンサＣ１に充電され た電荷は抵抗Ｒ３，ＦＥＴ２，配線インダクタンスＬ２，ゲート端子Ｇ１，ゲート内部インダクタンスＬ１，内部抵抗Ｒ１を通してゲート静電容量Ｃｇを充電する。コンデンサＣ１，抵抗Ｒ３の値をＩＧＢＴのゲート静電容量Ｃｇに対して後述するように選定すると，ゲート端子電圧Ｖｇ１は図２（Ａ）（判決注・右のとおり）のようにＩＧＢＴのゲート最大定格２０Ｖを超えるスパイク電圧，例えばその急峻な電圧のピーク電圧値が３６Ｖとなった後，最終目標ゲート電圧であるゲート動作電圧１８Ｖに向かって，非振動的に減衰する。なお一般に，ＩＧＢＴ，ＭＯＳＦＥＴのゲート最大定格電圧は正，負とも普通２０Ｖ程度である。ここでゲート動作電圧とは，電界制御型半導体素子をターンオンさせることのできるゲート電圧をいう。 【００２７】 一方，内部ゲート電圧Ｖｇ２は，０ＶからＩＧＢＴ１がオンするのに必要なゲート動作電圧１８Ｖに向かって，非振動的に増加する。すなわち，ゲート端子電圧Ｖｇ１はゲート最大定格電圧Ｖｍを超えるが，コンデンサＣ１の容量はゲート静電容量Ｃｇよりも設定容量だけ小さく，その充電電荷も設定電荷量だけ少ないから，内部ゲート電圧Ｖｇ２はゲート最大定格電圧Ｖｍを越えることはなく，したがってＩＧＢＴ１のゲートは破壊されない。 【００２８】 すなわち本発明では，ＩＧＢＴの内部配線インダクタンスＬ１，又は内部直列抵抗Ｒ１に打ち勝つ大きさの急峻な電圧でゲート端子Ｇ１を駆動することにより，ゲート静電容量Ｃｇを高速充電し，かつ抵抗Ｒ３とＲ１によって非振動的とするために，ＩＧＢＴ１の内部ゲート電 １，又は内部直列抵抗Ｒ１に打ち勝つ大きさの急峻な電圧でゲート端子Ｇ１を駆動することにより，ゲート静電容量Ｃｇを高速充電し，かつ抵抗Ｒ３とＲ１によって非振動的とするために，ＩＧＢＴ１の内部ゲート電圧をゲート 最大定格電圧Ｖｍよりも低い電圧値に抑制することができる。」「【００４０】【発明の効果】 以上説明したように，ＩＧＢＴ，ＦＥＴのような電界制御型半導体素子のゲート最大定格電圧は半導体チップのゲート電極の直流的最大定格であり，本発明は，このゲート最大定格を超えなければ，電界制御型半導体素子の外部ゲート端子の電圧がゲート最大定格を越えても問題ないという新しい考え方にもとづき，ゲート内部電圧をゲート最大定格以下に維持しながら，高速充放電し，高速駆動させるもので，従来のようにゲート端子電圧を電界制御型半導体素子のゲート最大定格以下に維持して駆動する方法よりもターンオン，ターンオフ速度を向上させることができる。 【００４１】 特に大容量で大型のＩＧＢＴ，ＦＥＴなどの電界制御型半導体素子を，素子ケース内部のゲートインダクタンスをも保障して高速充電して，高速駆動することのできる高速駆動回路を提供することができる。」以上のとおりの引用例の記載に照らすと，引用発明は，ＩＧＢＴ，ＭＯＳＦＥＴなどの電界制御型半導体素子を高速ターンオンさせるには，ゲート静電容量を高速充電することが必要である（【０００４】）ものの，その充電には電源電圧を電界制御型半導体素子のゲートに印加するゲート最大定格電圧よりも高くすることはできないため，ある程度以上の高速ターンオン駆動はできないとの課題があり（【０００６】，【０００７】），この課題を解決するために，「ＩＧＢＴなどの半導体チップのゲート電極の直流的最大定格であるゲート最大定格電圧を超えなければ， 速ターンオン駆動はできないとの課題があり（【０００６】，【０００７】），この課題を解決するために，「ＩＧＢＴなどの半導体チップのゲート電極の直流的最大定格であるゲート最大定格電圧を超えなければ，ＩＧＢＴなどの外部ゲート端子に印加される駆動電圧がゲート電圧最大定格を超えても問題が生じないという新しい知見」（【００２０】）に基づき，例えば，「ゲート端子電圧Ｖｇ１は…ＩＧＢＴのゲート最大定格２０Ｖを超えるスパイク電圧，例えばその急峻な電圧のピーク電圧値が３６Ｖとなった後，最終目標ゲート電圧であるゲート動作電圧１８Ｖに向かって，非振動的に減衰する。」（【００２ ６】）としつつ，「内部ゲート電圧Ｖｇ２は，０ＶからＩＧＢＴ１がオンするのに必要なゲート動作電圧１８Ｖに向かって，非振動的に増加する。」（【００２７】）ようにすることが開示され，その機序に関しては，「ゲート端子電圧Ｖｇ１はゲート最大定格電圧Ｖｍを超えるが，コンデンサＣ１の容量はゲート静電容量Ｃｇよりも設定容量だけ小さく，その充電電荷も設定電荷量だけ少ないから，内部ゲート電圧Ｖｇ２はゲート最大定格電圧Ｖｍを越えることはなく，したがってＩＧＢＴ１のゲートは破壊されない。」（【００２７】），「すなわち本発明では，ＩＧＢＴの内部配線インダクタンスＬ１，又は内部直列抵抗Ｒ１に打ち勝つ大きさの急峻な電圧でゲート端子Ｇ１を駆動することにより，ゲート静電容量Ｃｇを高速充電し，かつ抵抗Ｒ３とＲ１によって非振動的とするために，ＩＧＢＴ１の内部ゲート電圧をゲート最大定格電圧Ｖｍよりも低い電圧値に抑制することができる。」（【００２８】）などと記載されている。 そうすると，引用発明は，外部ゲート端子においてはゲート最大定格電圧を超える電圧を印加するものの，内部ゲート電極においてゲート最大定格電 とができる。」（【００２８】）などと記載されている。 そうすると，引用発明は，外部ゲート端子においてはゲート最大定格電圧を超える電圧を印加するものの，内部ゲート電極においてゲート最大定格電圧を超えることはないことを前提とするものと認めることができる。 このような引用発明の内容を踏まえ，引用発明において，「デバイスの最大定格の３乃至４倍を超えるゲート電圧を生じるチャージパルス」を外部ゲート端子に印加することに想到することが容易であるかどうかを検討する。 この点，デバイスの最大定格とは，メーカーがユーザーに対してクレームが発生しないように安全を見込んで保証する数値であることは技術常識であり，ユーザーは，最大定格を超えると直ちにデバイスが破壊するわけではないことを認識しているのが一般であると考えられる。 そして，引用発明は，半導体デバイスのスイッチング速度を改善するために，デバイスの外部ゲート端子に印加する電圧を高くしてゲート静電容量を高速充電するものであり，引用例における「ＩＧＢＴの内部配線インダクタ ンスＬ１，又は内部直列抵抗Ｒ１に打ち勝つ大きさの急峻な電圧でゲート端子Ｇ１を駆動することにより，ゲート静電容量Ｃｇを高速充電し，」などの記載に照らせば，印加する電圧を高くするに従い，ゲート静電容量の充電がより高速に行われ，スイッチング速度がより上がることは，引用例に接した当業者において容易に理解することができるというべきである。 そうすると，半導体デバイスのスイッチング速度をさらに上げるために，メーカーによる半導体デバイスが破壊されないことの保証や長期的なデバイスの信頼性への保証等を考慮しつつ，デバイスの最大定格の３ないし４倍を超えるゲート電圧を外部ゲート端子に印加することとすることは，当業者が容易に想到し バイスが破壊されないことの保証や長期的なデバイスの信頼性への保証等を考慮しつつ，デバイスの最大定格の３ないし４倍を超えるゲート電圧を外部ゲート端子に印加することとすることは，当業者が容易に想到し得る事柄であるということができる。また，ゲート電圧を「デバイスの最大定格の３乃至４倍を超える」とすることにより，特段の作用効果が奏せられるとは認められない。 以上によれば，相違点１に係る本願発明の構成は，引用発明を前提としつつも当業者において容易に想到し得ると認められ，これと同旨の審決の判断に，誤りがあるということはできない。 原告は，ゲート内部電圧をゲート最大定格以下に維持することが前提となっている引用発明は，本願発明に対する阻害事由になると主張する。 しかしながら，引用例の開示内容を踏まえても，技術常識等を併せて考慮すれば，相違点１に係る本願発明の構成に想到することは当業者にとって容とおりであり，引用発明がゲート内部電圧をゲート最大定格以下に維持することを前提としている点は，相違点１に係る本願発明の構成を導くに当たっての阻害事由となるものではないというべきである。 よって，原告の上記主張は，採用することができない。 ３ 取消事由３（判断遺脱及び理由不備の違法）について原告は，審決は本願発明に係る本願の請求項１７を除くその余の請求項に係 る発明の特許要件に関する判断をしておらず，審決には判断遺脱や理由不備の違法があると主張する（前記第３の３）。 しかしながら，特許法４９条及び５１条の各規定の文言や特許出願分割制度の存在に照らせば，特許法は，一つの「特許出願について」，その全体につき拒絶査定か特許査定かのいずれかの行政処分を行うべきことを規定しているものと解すべきであるから，審決が本願発明について特許法 度の存在に照らせば，特許法は，一つの「特許出願について」，その全体につき拒絶査定か特許査定かのいずれかの行政処分を行うべきことを規定しているものと解すべきであるから，審決が本願発明について特許法２９条２項の規定により特許を受けることができないと判断した以上，これによって本願の出願全体が特許法４９条２号に該当し，拒絶すべきものとなることは明らかである。 かかる結論は，本願のその余の請求項に係る発明の特許要件の有無により左右されないから，審決に判断遺脱や理由不備の違法はない。 よって，原告の上記主張は，採用することができない。 ４ 結論以上のとおりであり，原告の主張は理由がない。よって，原告の請求を棄却することとし，主文のとおり判決する。 知的財産高等裁判所第３部 裁判長裁判官石井忠雄 裁判官田中正哉 裁判官神谷厚毅
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