平成２４年６月２７日判決言渡 平成２３年(行ケ)第１００１５号審決取消請求事件 口頭弁論終結日平成２４年５月７日判決 原告 エルジーディスプレイカンパニーリミテッド 訴訟代理人弁理士 岡部讓 岡部正夫 脇村善一 臼井伸一 三山勝巳 濵口岳久 被告 特許庁長官 指定代理人 後藤亮治 飯野茂 樋口信宏 田村正明 主文 原告の請求を棄却する。 訴訟費用は原告の負担とする。 この判決に対する上告及び上告受理申立てのための付加期間を３０日と定める。 事実及び理由 第１ 原告の求めた判決特許庁が不服２００８－３２３０１号事件について平成２２年９月８日にした審決を取り消す。 第２ 事案の概要本件は，特許出願に対する拒絶審決の取消訴訟である。争点は，容易想到性である。 特許庁が不服２００８－３２３０１号事件について平成２２年９月８日にした審決を取り消す。 第２ 事案の概要本件は，特許出願に対する拒絶審決の取消訴訟である。争点は，容易想到性である。 １ 特許庁における手続の経緯原告は，平成１６年１２月２日，名称を「データ駆動集積回路及びその駆動方法と，それを利用した液晶表示装置及びその駆動方法」とする発明につき特許出願（甲１，特願２００４－３４９８２２，パリ条約による優先権主張２００３年１２月１１日，２００４年４月２８日，大韓民国）をし，平成１９年１２月１２日付けで拒絶の理由が通知され，平成２０年３月１７日付けで手続補正書（甲３）を提出したが，同年９月１６日付けで拒絶査定を受けたので，同年１２月２２日に不服の審判（不服２００８－３２３０１号）を請求するとともに，本件補正（甲２）をした。 特許庁は，平成２２年９月８日付けで，本件補正を却下した上で，「本件審判の請求は，成り立たない。」との審決をし，その謄本は，同月２１日，原告に送達された（出訴期間９０日附加）。 ２ 本願発明の要旨(1) 本件補正による請求項１の発明（補正発明。補正後の請求項１の記載を審決が修正認定したものであり，原告もこの点について争わない。）。 表示装置の多数のデータラインと接続されたデータ駆動集積回路において，Ｎ個のデータ出力チャンネルと，前記Ｎ個のデータ出力チャンネルから，一部のデータ出力チャンネルを，画素データを出力するデータ出力チャンネルとして選択する選択部であって，Ｎは整数で- 3 -あり，前記表示装置の所望の解像度に従い，画素データを前記Ｎ個のデータラインの中の対応する数へ供給し，前記データ出力チャネルの残りは画素データを供給されないようにする選択部と，サンプリング信号を順次 前記表示装置の所望の解像度に従い，画素データを前記Ｎ個のデータラインの中の対応する数へ供給し，前記データ出力チャネルの残りは画素データを供給されないようにする選択部と，サンプリング信号を順次供給するシフトレジスタ部であって，前記サンプリング信号は，ソースサンプリングクロック信号に応答してタイミングコントローラから供給されるソーススタートパルスを順次シフトすることにより発生するシフトレジスタ部と，及び前記シフトレジスタ部から前記サンプリング信号に応答して前記画素データをラッチするためのラッチ部であって，前記画素データは前記タイミングコントローラから供給されるラッチ部とを含み，前記選択部は，第１及び第２のチャネル選択信号に応答して前記シフトレジスタ部から次のデータ駆動集積回路へ前記サンプリング信号を供給し，前記選択部は，前記Ｎ個のデータ出力チャンネルから前記画素データを出力するデータ出力チャンネル数を決定するためのチャネル選択信号が入力されるために配置されており，かつ，入力されたチャネル選択信号を保持して，保持したチャネル選択信号を発生する，第１及び第２オプションピンを具備し，前記選択部は，前記チャネル選択信号に従って前記Ｎ個のデータ出力チャンネルを調節し，前記選択部は第１乃至第４論理値を発生し，前記第４論理値の場合には前記選択部は前記データ出力チャンネルの総数Ｎより小さなＩ個を，ここでＮは定数であり，前記第３論理値の場合には前記Ｉより小さなＪ個を，前記第２論理値の場合には前記Ｊより小さなＫ個を，前記第１論理値の場合には前記Ｋより小さなＭ個を前記画素データを出力するデータ出力チャンネルとして選択し，前記画素データの供給される前記データ出力チャンネルの数は，Ｉ個，Ｊ個，Ｋ- 4 -個 前記第１論理値の場合には前記Ｋより小さなＭ個を前記画素データを出力するデータ出力チャンネルとして選択し，前記画素データの供給される前記データ出力チャンネルの数は，Ｉ個，Ｊ個，Ｋ- 4 -個，Ｍ個の間で変更可能とされたことを特徴とするデータ駆動集積回路。 (2) 本件補正前の請求項１の発明（補正前発明。補正前の請求項１の記載を審決が修正認定したものであり，原告もこの点について争わない。）。 表示装置の多数のデータラインと接続されたデータ駆動集積回路において，Ｎ個のデータ出力チャンネルと，前記Ｎ個のデータ出力チャンネルから，一部のデータ出力チャンネルを，画素データを出力するデータ出力チャンネルとして選択する選択部であって，Ｎは整数であり，前記表示装置の所望の解像度に従い，画素データを前記Ｎ個のデータラインの中の対応する数へ供給し，前記データ出力チャンネルの残りは画素データを供給されないようにする選択部と，サンプリング信号を順次供給するシフトレジスタ部であって，前記サンプリング信号は，ソースサンプリングクロック信号に応答してタイミングコントローラから供給されるソーススタートパルスを順次シフトすることにより発生するシフトレジスタ部と，及び前記シフトレジスタ部から前記サンプリング信号に応答して前記画素データをラッチするためのラッチ部であって，前記画素データは前記タイミングコントローラから供給されるラッチ部とを含み，前記選択部は，第１及び第２のチャネル選択信号に応答して前記シフトレジスタ部から次のデータ駆動集積回路へ前記サンプリング信号を供給することを特徴とするデータ駆動集積回路。 ３ 審決の理由の要点(1) 審決は，「補正発明は，引用発明１，引用発明２，並びに，周知技術及び周知・慣用の技 路へ前記サンプリング信号を供給することを特徴とするデータ駆動集積回路。 ３ 審決の理由の要点(1) 審決は，「補正発明は，引用発明１，引用発明２，並びに，周知技術及び周知・慣用の技術に基づいて当業者が容易に発明をすることができたので独立特許要件を欠く」，「補正前発明は，引用発明１及び周知技術に基づいて当業者が容易に発明をすることができた」と判断した。 - 5 -(2) 上記判断に際し，審決が認定した引用刊行物１（特開平０６－０４３４２４号公報，甲４）記載の発明（引用発明１），引用刊行物２（特開昭６１－２９２１２７号公報，甲５）記載の発明（引用発明２），補正発明と引用発明１との一致点及び相違点並びに相違点についての判断，補正前発明と引用発明１との対比・判断は，以下のとおりである。 ア引用発明１「パネルを駆動することができる液晶駆動用ＩＣにおいて，液晶駆動信号を出力するＹ1 端子……Ｙ80 端子と，８０個のフリップフロップＦＦ1 ～ＦＦ80 からなるシフトレジスタ１であって，入力端子ＩＮへの直列ビットデータをＣＬＫ端子へのシフトクロックに同期してフリップフロップＦＦ1～ＦＦ80 に順次に記憶するシフトレジスタ１と，前記シフトレジスタ１が記憶する８０ビットデータを取り込むラッチ回路２であって，前記シフトレジスタ１中の７２，もしくは，８０ビットデータを記憶するラッチ回路２と，１種類のＩＣであらゆるドット数のパネルを駆動するために，前記シフトレジスタ１を８０段または７２段のシフトレジスタに設定できるシフト段数選択回路３とを含み，前記シフト段数選択回路３は８０出力選択信号SELECT２及び７２出力選択信号SELECT１に応じて，８０段目のフリップフロップＦＦ80 及び７２段目のフリップフ フト段数選択回路３とを含み，前記シフト段数選択回路３は８０出力選択信号SELECT２及び７２出力選択信号SELECT１に応じて，８０段目のフリップフロップＦＦ80 及び７２段目のフリップフロップＦＦ72 の出力の一方を出力端子ＯＵＴに導出し，８０出力選択信号SELECT２がＨレベル，７２出力選択信号SELECT１がＬレベルであれば，シフトレジスタ１を８０段に設定し，８０出力選択信号SELECT２がＬレベル，７２出力選択信号SELECT１がＨレベルであれば，シフトレジスタ１を７２段に設定する液晶駆動用ＩＣ。」イ引用発明２「大形ドットマトリックス液晶表示器を駆動するための液晶駆動用集積回路であっ- 6 -て，６４の駆動出力端と，種々の表示器に適用するために，ビット数設定信号ＧＳ１，ＧＳ２により後述するシフトレジスタ１１のビット長を可変できるデコード回路１９及びマルチプレクサ２０と，後述する駆動回路１４に各ビット毎の転送データ（同期信号ＳＣ）を並列的に供給するシフトレジスタ１１であって，コントローラから供給される同期信号ＳＣを同期信号シフトクロックパルスＳＰに同期してシフトレジスタ１１中を順次転送することにより，シフトレジスタ１１の各ビット毎の同期信号ＳＣを生成するシフトレジスタ１１と，前記シフトレジスタ１１の転送データに基づいて液晶駆動信号ＬＣを得る駆動回路１４とを具備し，前記デコード回路１９及びマルチプレクサ２０は，ビット数設定信号ＧＳ1，ＧＳ２に応じて前記シフトレジスタ１１からの同期信号ＳＣを次段に供給し，外部からの前記ビット数選択信号ＧＳ1，ＧＳ２が供給されるビット数選択端子２３1，２３２を具備し，前記ビット数選択信号ＧＳ1，ＧＳ２に基づいて前記シフトレジスタ１１の，例えば４０ Ｃを次段に供給し，外部からの前記ビット数選択信号ＧＳ1，ＧＳ２が供給されるビット数選択端子２３1，２３２を具備し，前記ビット数選択信号ＧＳ1，ＧＳ２に基づいて前記シフトレジスタ１１の，例えば４０ビット，４８ビット，５０ビットおよび６４ビット目の出力端に接続されたアンドゲ－ト２１ａ～２１ｄへの出力をハイレベルに設定する液晶駆動用集積回路。」ウ補正発明と引用発明１との対比(ｱ) 一致点「表示装置の多数のデータラインと接続されたデータ駆動集積回路において，Ｎ個のデータ出力チャンネルと，前記Ｎ個のデータ出力チャンネルから，一部のデータ出力チャンネルを，画素データを出力するデータ出力チャンネルとして選択する選択部であって，前記表示装置の所望の解像度に従い，画素データを前記８０個のデータラインの中の対応する- 7 -数へ供給し，前記データ出力チャンネルの残りは画素データを供給されないようにする選択部と，クロック信号に応答して所定の信号をシフトするシフトレジスタ部と，及び画素データをラッチするラッチ部とを含み，前記選択部は，第１及び第２のチャネル選択信号に応答して，次のデータ駆動集積回路へ，前記シフトレジスタ部からの出力信号を供給し，前記選択部が，前記チャネル選択信号に従って前記Ｎ個のデータ出力チャンネルを調節し，前記画素データの供給される前記データ出力チャンネルの数は，所定の個数の間で変更可能とされたデータ駆動集積回路（Ｎ＝８０の場合）。」の点。 (ｲ) 相違点１シフトレジスタ部とラッチ部に関し，補正発明では「サンプリング信号を順次供給するシフトレジスタ部であって，前記サンプリング信号は，ソースサンプリングクロック信号に応答してタイミングコントローラから供給され レジスタ部とラッチ部に関し，補正発明では「サンプリング信号を順次供給するシフトレジスタ部であって，前記サンプリング信号は，ソースサンプリングクロック信号に応答してタイミングコントローラから供給されるソーススタートパルスを順次シフトすることにより発生するシフトレジスタ部」と「シフトレジスタ部からサンプリング信号に応答して画素データをラッチするためのラッチ部であって，前記画素データはタイミングコントローラから供給されるラッチ部」であるのに対し，引用発明１では「８０個のフリップフロップＦＦ1 ～ＦＦ80 からなるシフトレジスタ１であって，入力端子ＩＮへの直列ビットデータをＣＬＫ端子へのシフトクロックに同期してフリップフロップＦＦ1 ～ＦＦ80 に順次に記憶するシフトレジスタ１」と「シフトレジスタ１が記憶する８０ビットデータを取り込むラッチ回路２であって，前記シフトレジスタ１中の７２，もしくは，８０ビットデータを記憶するラッチ回路２」である点。これに付随して，シフトレジスタ部から次のデータ駆動集積回路に供給される信号に関し，補正発明では「サンプリング信号」であるのに対し，引用発明１では「ビットデータ」である点。 - 8 -(ｳ) 相違点２チャネル選択信号に関し，補正発明では「選択部に，チャネル選択信号が入力されるために配置されており，かつ，入力されたチャネル選択信号を保持して，保持したチャネル選択信号を発生する，第１及び第２オプションピンを具備する」のに対し，引用発明１では，単に，シフト段数選択回路（選択部）に８０出力選択信号SELECT２及び７２出力選択信号SELECT１（第１及び第２のチャネル選択信号）が入力されていることが特定されているにとどまる点。 (ｴ) 相違点３画素データを出力するデータ出力チャンネル CT２及び７２出力選択信号SELECT１（第１及び第２のチャネル選択信号）が入力されていることが特定されているにとどまる点。 (ｴ) 相違点３画素データを出力するデータ出力チャンネルの選択に関し，補正発明では「前記選択部は第１乃至第４論理値を発生し，前記第４論理値の場合には前記選択部は前記データ出力チャンネルの総数Ｎより小さなＩ個を，ここでＮは定数であり，前記第３論理値の場合には前記Ｉより小さなＪ個を，前記第２論理値の場合には前記Ｊより小さなＫ個を，前記第１論理値の場合には前記Ｋより小さなＭ個を前記画素データを出力するデータ出力チャンネルとして選択し，前記画素データの供給される前記データ出力チャンネルの数は，Ｉ個，Ｊ個，Ｋ個，Ｍ個の間で変更可能とされ」ているのに対し，引用発明１では「８０出力選択信号SELECT２がＨレベル，７２出力選択信号SELECT１がＬレベルであれば，シフトレジスタ１を８０段に設定し，８０出力選択信号SELECT２がＬレベル，７２出力選択信号SELECT１がＨレベルであれば，シフトレジスタ１を７２段に設定して，液晶駆動信号を出力する端子数が７２個と８０個の間で切り換え可能とされ」ている点。 エ相違点についての審決の判断(ｱ) 相違点１について「液晶表示装置の制御」の技術分野において，データ側駆動回路におけるシフトレジスタ部とラッチ部として，「サンプリング信号を順次供給するシフトレジスタ部であって，前記サンプリング信号は，ソースサンプリングクロック信号に応答してタイミングコントローラから供給されるソーススタートパルスを順次シフトする- 9 -ことにより発生するシフトレジスタ部と，前記シフトレジスタ部から前記サンプリング信号に応答して画素データをラッチするためのラッチ部であって ら供給されるソーススタートパルスを順次シフトする- 9 -ことにより発生するシフトレジスタ部と，前記シフトレジスタ部から前記サンプリング信号に応答して画素データをラッチするためのラッチ部であって，前記画素データは前記タイミングコントローラから供給されるラッチ部」は，例えば，・特開平０４－１７０５１５号公報（甲６）の第２頁左下欄第１２行～右下欄第１８行，第６Ａ，６Ｂ図に，シフトデータ入力信号ＳＩ（「ソーススタートパルス」に相当）とクロック信号ＣＬＫ（「ソースサンプリングクロック信号」に相当）が入力され，クロック信号ＣＬＫに応じてシフトデータ入力信号ＳＩをシフトするシフトレジスタ６１（「シフトレジスタ部」に相当）と，三原色のデータ（「画素データ」に相当）をシフトレジスタ６１からの信号（「サンプリング信号」に相当）によりオンオフされるサンプリングスイッチ６３とサンプルホールド回路６４（「ラッチ部」に相当）として記載され，・特開平１０－２１４０６１号公報（甲７）の段落【０００３】，【０００４】，【図６】，【図７】に，スタート信号（「ソーススタートパルス」に相当）とクロック信号（「ソースサンプリングクロック信号」に相当）が入力され，スタート信号がクロック信号の立ち上がりで読み込まれて各段でサンプリング信号（「サンプリング信号」に相当）を順次出力する４段のフリップフロップ２０（「シフトレジスタ部」に相当）と，各段のフリップフロップ２０からのサンプリング信号に応じてデータ（「画素データ」に相当）を取り込む４段のデータレジスタ３０（「ラッチ部」に相当）として記載され，・特開２００３－２０８１３５号公報（甲８）の段落【０００５】～【０００９】，【図２】に信号制御部（１０）（「タイミングコントローラ」に相当）からのソース・スタート・パルス（Ｓ ）として記載され，・特開２００３－２０８１３５号公報（甲８）の段落【０００５】～【０００９】，【図２】に信号制御部（１０）（「タイミングコントローラ」に相当）からのソース・スタート・パルス（ＳＳＰ）（「ソーススタートパルス」に相当）をソース・サンプリング・クロック信号（ＳＳＣ）（「ソースサンプリングクロック信号」に相当）により順次シフトさせ，サンプリング信号（「サンプリング信号」に相当）として出力するシフトレジスタ部（１４）（「シフトレジスタ部」に相当）と，シフトレジスタ部（１４）からのサンプリング信号に応じて信号制御部（１０）から- 10 -の画素データ（ＶＤ）（「画素データ」に相当）を一定の単位ずつ順次サンプリングしてラッチするラッチ部（１６）（「ラッチ部」に相当）として記載されているように，周知技術である。 よって，引用発明１において，データ側の液晶駆動用ＩＣにおけるシフトレジスタ部とラッチ部として，上記周知技術を適用し，サンプリング信号を順次供給するシフトレジスタ部であって，前記サンプリング信号は，ソースサンプリングクロック信号に応答してタイミングコントローラから供給されるソーススタートパルスを順次シフトすることにより発生するシフトレジスタ部と，前記シフトレジスタ部から前記サンプリング信号に応答して画素データをラッチするためのラッチ部であって，前記画素データは前記タイミングコントローラから供給されるラッチ部からなる構成を採用することは，当業者が容易になし得たことである。 そして，かかる上記周知技術の適用に伴い，シフトレジスタ１（シフトレジスタ部）から次の液晶駆動用ＩＣ（データ駆動集積回路）に供給される信号は，サンプリング信号となる。 (ｲ) 相違点２について一般に，信号入力部に，入力される信号を保 スタ１（シフトレジスタ部）から次の液晶駆動用ＩＣ（データ駆動集積回路）に供給される信号は，サンプリング信号となる。 (ｲ) 相違点２について一般に，信号入力部に，入力される信号を保持するバッファを設け，信号の入力後も，入力された信号の値を出力可能とすることは，例示するまでもなく，周知・慣用の技術である。 よって，引用発明１において，それぞれがＨレベルとＬレベルの２値を有する８０出力選択信号SELECT２と７２出力選択信号SELECT１が入力されているところ，それぞれの入力端に上記周知・慣用の技術を適用して，入力される信号を保持・出力するためのバッファであるオプションピンを設けることは，当業者が容易になし得たことである。 (ｳ) 相違点３について引用発明１と引用発明２とは「液晶表示装置の制御」という同一の技術分野に属- 11 -し，「異なる解像度の表示装置に対して同一の駆動ＩＣで対応する」との課題も共通する。 よって，引用発明１は，シフト段数選択回路３（選択部）により液晶駆動信号を出力するＹ端子（画素データを出力するデータ出力チャンネル）を選択しているところ，「シフト段数選択回路３（選択部）」に対して，引用発明２の，シフトレジスタ１１のビット長を可変できる「デコード回路１９及びマルチプレクサ２０」に関する技術を適用することにより，２つのチャネル選択信号をデコードして，シフトレジスタ部の４個の異なる段における出力を選択する論理値を発生させ，各論理値に応じて，ラッチ部に対して４個の異なる段に対応する数の画素データを保持させることにより，画素データを出力するデータ出力チャンネルの数を４個の異なる数の間で変更可能とすることは，当業者が容易になし得たことである。 (ｴ) ここで，画素データを出力する タを保持させることにより，画素データを出力するデータ出力チャンネルの数を４個の異なる数の間で変更可能とすることは，当業者が容易になし得たことである。 (ｴ) ここで，画素データを出力するデータ出力チャンネルの数をデータ駆動集積回路が具備するデータ出力チャンネルの総数（Ｎ）よりも小さい数とすることの技術的意義について検討する。 本願の発明の詳細な説明において，第１ないし第３実施例の画素データを出力するデータ出力チャンネルの数とデータ駆動集積回路が具備するデータ出力チャンネルの総数は，共に６４２個で同数であり，画素データを出力するデータ出力チャンネルの数をデータ駆動集積回路が具備するデータ出力チャンネルの総数（Ｎ）よりも小さい数とすることを支持する記載は，段落【０１２０】，【０１２１】における「本発明の第１及び第３実施例による液晶表示装置では第１及び第２チャンネル選択信号（Ｐ１，Ｐ２）につれて６４２個の出力チャンネルを有するデータＩＣ（１１６，２１６，１０１６）の出力チャンネルを変更することに限り限定されることではなく，６４２個の以下及び以上の出力チャンネルを有するデータＩＣ（１１６，２１６，１０１６）に同一に適用されることができる。また，第１及び第２チャンネル選択信号（Ｐ１，Ｐ２）につれて設定されるデータＩＣ（１１６，２１６，１０１６）の出力チャンネルは６００，６１８，６３０及び６４２個の出力チャンネ- 12 -ルにだけ限定されることではなく，どんな場合にも適用することができる。」なる記載のみである。すなわち，本願の発明の詳細な説明においては，画素データを出力するデータ出力チャンネルの数とデータ駆動集積回路が具備するデータ出力チャンネルの総数の関係に関して，適宜変更可能であることが記載されているものの，画素データを出力す 明においては，画素データを出力するデータ出力チャンネルの数とデータ駆動集積回路が具備するデータ出力チャンネルの総数の関係に関して，適宜変更可能であることが記載されているものの，画素データを出力するデータ出力チャンネルの数をデータ駆動集積回路が具備するデータ出力チャンネルの総数よりも小さい数とすることにより奏される効果に関する記載は無い。また，優先日当時の技術常識を考慮しても，そのような構成により奏される有利な効果は見いだせない。 そして，引用発明１の認定の根拠となった上記記載事項５に「【００１７】なお，図１の回路では，シフトレジスタ１を８０段または７２段に設定できるだけであるが，これは一例を示したものに過ぎず，例えば，１６段，３２段，４８段，６４段，８０段の内の任意の段数に設定できるようにしてもよい。・・・」と，また，引用発明２の認定の根拠となった上記記載事項１０に「なお，上記実施例では，シフトレジスタ１１の４０ビット目，４８ビット目，５０ビット目，および６４ビット目のいずれかを選択するようにしたが，これらのビット数に限られないのはもちろんである。」と記載されているように，異なる解像度の表示装置に同一の駆動ＩＣで対応するために，シフトレジスタで切り換え可能とされる段数としては，任意のものが設定可能であるとの技術思想が開示されている。 したがって，引用発明１に引用発明２の技術を適用するに際し，画素データを出力するデータ出力チャンネルの数をデータ駆動集積回路が具備するデータ出力チャンネルの総数内で適宜設定可能であるところ，画素データを出力するデータ出力チャンネルの数をデータ駆動集積回路が具備するデータ出力チャンネルの総数よりも小さい数とすることに格別の困難性は認められない。また，そのような構成を採用したことによりもたらされる効果も るデータ出力チャンネルの数をデータ駆動集積回路が具備するデータ出力チャンネルの総数よりも小さい数とすることに格別の困難性は認められない。また，そのような構成を採用したことによりもたらされる効果も，引用発明１，引用発明２から想定することができない格別のものと認めることもできない。 (ｵ) したがって，上記相違点３に係る補正発明の発明特定事項は，当業者- 13 -が引用発明１及び引用発明２に基づいて容易に想到し得たことである。 (ｶ) そして，補正発明によってもたらされる効果は，引用発明１，引用発明２，並びに，上記周知技術及び上記周知・慣用の技術から想定することができない格別のものと認めることもできない。 (ｷ) したがって，補正発明は，引用発明１，引用発明２，並びに，上記周知技術及び上記周知・慣用の技術に基づいて当業者が容易に発明をすることができたものであり，独立特許要件を欠くので，本件補正を却下する。 オ補正前発明と引用発明１との対比・判断補正前発明は，補正発明から，選択部に関し，「前記選択部は，前記Ｎ個のデータ出力チャンネルから，画素データを出力するデータ出力チャンネル数を決定するためのチャネル選択信号が入力されるために配置されており，かつ，入力されたチャネル選択信号を保持して，保持したチャネル選択信号を発生する，第１及び第２オプションピンを具備し，前記選択部は，前記チャネル選択信号に従って前記Ｎ個のデータ出力チャンネルを調節し，前記選択部は第１乃至第４論理値を発生し，前記第４論理値の場合には前記選択部は前記データ出力チャンネルの総数Ｎより小さなＩ個を，ここでＮは定数であり，前記第３論理値の場合には前記Ｉより小さなＪ個を，前記第２論理値の場合には前記Ｊより小さなＫ個を，前記第１論理値の場合 択部は前記データ出力チャンネルの総数Ｎより小さなＩ個を，ここでＮは定数であり，前記第３論理値の場合には前記Ｉより小さなＪ個を，前記第２論理値の場合には前記Ｊより小さなＫ個を，前記第１論理値の場合には前記Ｋより小さなＭ個を前記画素データを出力するデータ出力チャンネルとして選択する」との発明特定事項を省き，かつ，「前記画素データの供給される前記データ出力チャンネルの数は，Ｉ個，Ｊ個，Ｋ個，Ｍ個の間で変更可能とされた」との発明特定事項を省いたものである。 そうすると，補正前発明と引用発明１とを比較すると，両者は検討済みの相違点１においてのみ相違し，その余の点で一致する。 したがって，補正前発明は，引用発明１及び上記周知技術に基づいて当業者が容易に発明をすることができたものである。 - 14 -第３ 原告主張の審決取消事由審決には，①補正発明と引用発明１との構成要素の対応関係の誤り，及び，②相違点１についての判断の誤りがあり，いずれも審決の結論に影響するから，審決は取り消されるべきである。 １ 取消事由１（補正発明と引用発明１との構成要素の対応関係の誤り）引用発明１では，画像データは図面上シフトレジスタ１で左から右へと順次シフトしていくが，補正発明ではサンプリングスタートパルスがシフトするにすぎず，画像データ自体はシフトしていない。すなわち，引用発明１のラッチはシフトレジスタのデータをパラレルに同時に読み込むものであるのに対し，補正発明のラッチ部はデータをシリアルに順次クロックに応じサンプリング信号によって読み込むものであるから，補正発明の「ラッチ部」と対比すべきは引用発明１の「シフトレジスタ１」である。したがって，審決の認定には誤りがある。 この点につき，被告は機能と役割の共通性に基づき，引用発明１の「シフトレジ から，補正発明の「ラッチ部」と対比すべきは引用発明１の「シフトレジスタ１」である。したがって，審決の認定には誤りがある。 この点につき，被告は機能と役割の共通性に基づき，引用発明１の「シフトレジスタ１」と補正発明の「シフトレジスタ部」とを対応させ，引用発明１の「ラッチ回路２」と補正発明の「ラッチ回路」とを対応させている。しかし，引用発明１の「ラッチ回路２」と補正発明の「シフトレジスタ部」とは，それぞれの機能において相違し，対比されるべきではない。 また，被告が予備的に主張するように，ラッチ部が２段である構成が仮に周知であったとしても，必ずしも，当該構成を引用発明１に適用することが容易想到であるとは限らない。例えば，被告が周知技術であると指摘した特開平１１－１９３４７３７号公報（乙２）における記載箇所は６４階調表を行うためのものであって，１ビットデータ（直列ビットデータ）をシフトする引用発明１とは異なる。したがって，乙２を引用発明１に適用することは必ずしも容易ではない。 ２ 取消事由２（相違点１についての判断の誤り）(1) 甲６の認定の誤り甲６に記載の発明において，シフトレジスタの信号Ｑ１～Ｑ１８２はサンプリングス- 15 -イッチ６３のオンオフを制御するにすぎず，サンプルホールド回路６４はアナログ信号をサンプルホールドするものである。すなわち，サンプルホールド回路６４は画素データ，若しくは直列ビットデータをラッチするものではない。審決は甲６に関し，「三原色のデータ（「画素データ」に相当）をシフトレジスタ６１からの信号（「サンプリング信号」に相当）によりオンオフされるサンプリングスイッチ６３とサンプルホールド回路６４（「ラッチ部」に相当）として記載され」と認定しているが，甲６のシフトレジスタ６１に接続されたサンプル サンプリング信号」に相当）によりオンオフされるサンプリングスイッチ６３とサンプルホールド回路６４（「ラッチ部」に相当）として記載され」と認定しているが，甲６のシフトレジスタ６１に接続されたサンプルホールド回路はアナログ信号をサンプルホールドするものであって，「画素データをラッチするラッチ部」ではない。したがって，甲６に関する審決の認定「サンプリングスイッチ６３とサンプルホールド回路６４（「ラッチ部」に相当）」には誤りがある。 (2) 周知技術であるとの認定は誤りであること審決のした甲６の認定に誤りがあり，相違点１が周知であるとの認定も誤りである。 (3) 引用発明１と甲６に記載の周知技術とを組み合わせる動機付けが存在しないこと被告は，「すなわち，甲６に記載の周知技術におけるアナログドライバＩＣ６０がカスケードに接続された構成では・・・甲６に記載の周知技術の『シフトデータ入力信号ＳＩ』は，補正発明の『ソーススタートパルス』に相当し，甲６に記載の周知技術の『シフトレジスタ６１から出力される信号』である『シフトデータ出力信号ＳＯ』及び『シフトデータ』は，補正発明の『サンプリング信号』に相当するものである。」，「引用発明１に上記周知技術を適用する際に，前段のシフトレジスタ１から次段のシフトレジスタ１に転送される信号が，甲６に記載の周知技術においてかかる役割を有し，同じように，前段のシフトレジスタ６１から次段のシフトレジスタ６１に転送される信号である，シフトデータ出力信号ＳＯ，すなわち，サンプリング信号となることは，至極当然のことである。」と主張する。 しかし，甲６の「シフトデータ入力信号ＳＩ」はサンプリングスイッチ６３をオ- 16 -ンオフするためのシフトレジスタ６１に入力されるものであって，複数ビットからなり直接に ある。」と主張する。 しかし，甲６の「シフトデータ入力信号ＳＩ」はサンプリングスイッチ６３をオ- 16 -ンオフするためのシフトレジスタ６１に入力されるものであって，複数ビットからなり直接に液晶駆動用信号として用いられる引用発明１の「直列ビットデータ」とは異なる。また，上記のとおり，甲６のシフトレジスタ６１に接続されたサンプルホールド回路はアナログ信号をサンプルホールドするものであって，「画素データをラッチするラッチ部」ではない。甲６におけるシフトレジスタ６１は引用発明のシフトレジスタ１とはそれぞれの使用目的および作用効果においてまったく異なる。したがって，甲６に記載の周知技術を引用発明１に適用することの動機付けは存在しない。 なお，本件において甲６の認定には誤りがあり，相違点１が慣用技術であるとはいえない。 (4) 効果の看過について構成上の相違から，引用発明１に対し補正発明では以下の固有な利点も有している。引用発明１では，補正発明に記載された「前記選択部は，第１及び第２のチャネル選択信号に応答して前記シフトレジスタ部から次のデータ駆動集積回路へ前記サンプリング信号が供給し」を開示していない。 すなわち，補正発明の選択部１３０は，チャンネル選択信号（Ｐ１，Ｐ２）に応答してシフトレジスタ１３４にチャンネル制御信号（ＣＳ１～ＣＳ４）を出力し，データ信号を出力しようとするチャンネルだけ全チャンネルから選択するものである。補正発明の図９を参照すると，例えば，Ｐ１＝０で，Ｐ２＝１である場合，選択部１３０は，ＣＳ２をチャンネル制御信号として出力し，シフトレジスタ１３４のＳＲ６１８を制御するようになる。すなわち，ＳＲ１～ＳＲ６１８まではチャンネルを選択するために駆動されるが，ＳＲ６１９～ＳＲ６４２までは駆動されない。 一 信号として出力し，シフトレジスタ１３４のＳＲ６１８を制御するようになる。すなわち，ＳＲ１～ＳＲ６１８まではチャンネルを選択するために駆動されるが，ＳＲ６１９～ＳＲ６４２までは駆動されない。 一方，引用発明１の場合，シフト段数選択回路３は，補正発明のようにチャンネルを選択するための選択信号をシフトレジスタ１，２１に出力するのではなく，選択しようとするフリップフロップ（ＦＦ７２）から直列ビットデータを読み出し，最後のフリップフロップ（ＦＦ８０）の直列ビットデータを読み出して出力選択信号（Ｓ- 17 -ＥＬＥＣＴ１，ＳＥＬＥＣＴ２）とＡＮＤ及びＯＲで組み合わせた後，最終的なデータ出力端子（ＯＵＴ）に直列ビットデータが出力される。すなわち，チャンネルの選択有無とは関係なく，シフトレジスタ１のフリップフロップの全て（ＦＦ１～ＦＦ８０）はクロックＣＬの印加により，全て駆動される。換言すると，クロックＣＬ毎に全てのフリップフロップが動作している。引用発明１の［００１５］を参照して詳細に説明すると，出力選択信号１（ＳＥＬＥＣＴ１）がＨレベルで，出力選択信号２（ＳＥＬＥＣＴ２）がＬレベルであると，シフト段数選択回路３のＡＮＤ（４）ロジック回路にはフリップフロップ７２（ＦＦ７２）の出力値（例えば”０”）と出力選択信号（Ｈ＝”１”）が入力され，最終的にＯＲ（６）論理回路の入力端子に”０”を出力する。また，シフト段数選択回路３のＡＮＤ（５）ロジック回路には，フリップフロップ８０（ＦＦ８０）の出力値（例えば”１”）と出力選択信号２（Ｌ＝”０”）が入力され，最終的にＯＲ（６）論理回路の入力端子に”０”を出力する。結局，ＯＲ（６）論理回路の入力端子に全て”０”が入力されるので，データ出力端子（ＯＵＴ）には”０”が出力される。 したがって，上述したように，引 ＯＲ（６）論理回路の入力端子に”０”を出力する。結局，ＯＲ（６）論理回路の入力端子に全て”０”が入力されるので，データ出力端子（ＯＵＴ）には”０”が出力される。 したがって，上述したように，引用発明１の場合は，チャンネル選択信号（ＳＥＬＥＣＴ１，ＳＥＬＥＣＴ２）とは関係なく，シフトレジスタ１，２１の全てのフリップフロップが駆動されるが，補正発明の場合，チャンネル制御信号（ＣＳ１～ＣＳ４）によってシフトレジスタ１３４の一部のみが駆動される。これは，シフトレジスタ１３４のみに影響を与えるのではなく，シフトレジスタとワンチップＩＣ内に構成されて以後に駆動されるラッチ部１３６，ＤＡＣ部１３８，出力バッファ部１４６もチャンネル制御信号（ＣＳ１～ＣＳ４）によって一部のみが駆動される。 このような補正発明と引用発明１との相違点は，データドライバーの消費電力に莫大な影響を及ぼすようになる。また，消費電力の増加からデータドライバーの発熱が生じ，駆動エラーを誘発する原因となる。 この作用効果は特許請求の範囲には直接に記載していないが，特許請求の範囲の記載から必然的に導かれるものであって，進歩性判断において参酌されるべきであ- 18 -る。 第４ 被告の反論 １ 取消事由１（補正発明と引用発明１との構成要素の対応関係の誤り）に対して(1) 補正発明に係るデータ駆動集積回路はシフトレジスタ部及びラッチ部を備え，引用発明１に係る液晶駆動用ＩＣはシフトレジスタ１及びラッチ回路２をそれぞれ備えているところ，両者を対比・判断するにあたっては，補正発明のデータ駆動集積回路におけるシフトレジスタ部及びラッチ部の機能・役割と，引用発明１の液晶駆動用ＩＣにおけるシフトレジスタ１とラッチ回路２の機能・役割をそれぞれ考慮して行うことが必要である。 明のデータ駆動集積回路におけるシフトレジスタ部及びラッチ部の機能・役割と，引用発明１の液晶駆動用ＩＣにおけるシフトレジスタ１とラッチ回路２の機能・役割をそれぞれ考慮して行うことが必要である。 機能について検討すると，シフトレジスタとは，レジスタにセットされている内容を，指定されたけた数だけ左または右にけた移動させる機能をもっている装置をいい，補正発明の「シフトレジスタ部」と，引用発明１の「シフトレジスタ１」とは共に，データのけた移動機能を有している。また，ラッチとは，ディジタル回路において，ある時刻の信号の状態を一時的に保持，記憶するような動作あるいは機構をいい，補正発明の「ラッチ部」と，引用発明１の「ラッチ回路２」とは共に，データの保持機能を有している。 役割について検討すると，引用発明１の「液晶駆動用ＩＣ」において，引用発明１の「シフトレジスタ１」と「ラッチ回路２」の回路は，いずれも，デジタルデータであるビットデータを扱い，「ラッチ回路２」の出力を受けるレベルシフタ２３が，デジタルデータであるビットデータを，実際の液晶に印加されるアナログデータに変換し，その後段の液晶駆動回路２４では，該アナログデータとして扱うものである。また，補正発明の「データ駆動集積回路」においても，引用発明１と同様に，補正発明の「シフトレジスタ部」及び「ラッチ部」は，協働して，デジタルデータである画素データを扱い，「ラッチ部」からの画素データを受けるＤＡＣ部（１- 19 -３８）が，デジタルデータである画素データを，アナログデータである画素電圧信号に変換し，その後段の出力バッファ（１４６）では，該アナログデータである画素電圧信号を扱うものである。 したがって，両者を対比する上で，データ駆動集積回路（引用発明１の「液晶駆動用ＩＣ」）内における，画 ，その後段の出力バッファ（１４６）では，該アナログデータである画素電圧信号を扱うものである。 したがって，両者を対比する上で，データ駆動集積回路（引用発明１の「液晶駆動用ＩＣ」）内における，画素データ１ライン分のうち当該データ駆動集積回路（引用発明１の「液晶駆動用ＩＣ」）に割り当てられた画素数分の画素データの扱いに関して，① 画素データをデジタルデータとして扱う部分と，② その後段の，デジタルデータである画素データがアナログデータである画素電圧信号に変換され，該アナログデータである画素電圧信号を扱う部分という，データ駆動集積回路（引用発明の「液晶駆動用ＩＣ」）内での①と②の各部分における役割分担に着目して，データ駆動集積回路（引用発明１の「液晶駆動用ＩＣ」）内で画素データをデジタルデータとして扱う①の部分どうしを共通部分として把握することは，妥当である。 そして，かかる機能と役割の共通性の認識のもとに，引用発明１の「シフトレジスタ１」と補正発明の「シフトレジスタ部」との，シフトレジスタとしてのけた移動機能を共通部分とし，また，引用発明１の「ラッチ回路２」と補正発明の「ラッチ部」との，ラッチとしてのデータ保持機能を共通部分として，一致点を認定したのであるから，引用発明１の「シフトレジスタ１」が補正発明の「シフトレジスタ部」に対応し，引用発明１の「ラッチ回路２」が補正発明の「ラッチ部」に対応するとした，審決の認定に誤りはない。 (2) 予備的に，原告の主張のとおりに，引用発明１の「シフトレジスタ１」が，補正発明の「シフトレジスタ部」と「ラッチ部」とを合わせたものに対応しているとした場合に審決の結論に影響があるか否かについて，検討すると，「液晶表示装置の駆動制御」の技術分野において，液晶表示装置のデータ駆動集積回路と ジスタ部」と「ラッチ部」とを合わせたものに対応しているとした場合に審決の結論に影響があるか否かについて，検討すると，「液晶表示装置の駆動制御」の技術分野において，液晶表示装置のデータ駆動集積回路として，デジタルデータである画素データを扱う回路部分を，前記「サンプリング信号を順- 20 -次供給するシフトレジスタ部であって，前記サンプリング信号は，ソースサンプリングクロック信号に応答してタイミングコントローラから供給されるソーススタートパルスを順次シフトすることにより発生するシフトレジスタ部と，前記シフトレジスタ部から前記サンプリング信号に応答して画素データをラッチするための第１のラッチ部であって，前記画素データは前記タイミングコントローラから供給される第１のラッチ部と，前記第１のラッチ部から所定の信号に応答して画素データをラッチするための第２のラッチ部」とした構成は，周知である。 よって，引用発明１の「シフトレジスタ１」が，補正発明の「シフトレジスタ部」と「ラッチ部」とを合わせたものに対応しているとして，引用発明１の「シフトレジスタ１」に対して，上記周知技術を適用し，該適用後の回路構成において，ラッチ部が２段（第１のラッチ部，第２のラッチ部）となったとしても，データ駆動集積回路においてデジタルデータである画素データを扱う機能を果たす回路部分として，かかる回路構成も，周知の構成である。 したがって，引用発明１の「シフトレジスタ１」が，補正発明の「シフトレジスタ部」と「ラッチ部」とを合わせたものに対応しているとしても，シフトレジスタ部及びラッチ部に係る相違点は，依然として容易想到であるから，審決の結論に影響を及ぼすものではない。 (3) したがって，補正発明と引用発明１との構成要素の対応関係についての原告の主張は失当である。 ラッチ部に係る相違点は，依然として容易想到であるから，審決の結論に影響を及ぼすものではない。 (3) したがって，補正発明と引用発明１との構成要素の対応関係についての原告の主張は失当である。 ２ 取消事由２（相違点１についての判断の誤り）に対して(1) 同種の回路を直列に接続して，前段の回路からの信号を次段の回路に順次転送するような接続のことを，カスケード接続という。 補正発明において，かかるカスケード接続されたデータ側駆動集積回路で，前段のデータ側駆動集積回路から次段の駆動回路に順次転送する信号として，サンプリング信号とすることの技術的意義を検討すると，これに関連する本願の発明の詳細な説明の記載には，前段のシフトレジスタ部から次段のシフトレジスタ部に転送す- 21 -る信号をサンプリング信号とすることについて，格別の技術的意義はなんら記載されていない。 また，「液晶表示装置の駆動制御」の技術分野において，各データ側駆動集積回路が，サンプリング信号を順次供給するシフトレジスタ部であって，前記サンプリング信号は，ソースサンプリングクロック信号に応答してタイミングコントローラから供給されるソーススタートパルスを順次シフトすることにより発生するシフトレジスタ部と，前記シフトレジスタ部から前記サンプリング信号に応答して画素データをラッチするためのラッチ部であって，前記画素データは前記タイミングコントローラから供給されるラッチ部とを含み，各データ駆動集積回路がカスケード接続された構成において，前段のシフトレジスタ部から次段のシフトレジスタ部へ転送する信号を，サンプリング信号とすることは，周知の事項である。 すなわち，甲６に記載の周知技術におけるアナログドライバＩＣ６０がカスケードに接続された構成では，前段のシフトレジス レジスタ部へ転送する信号を，サンプリング信号とすることは，周知の事項である。 すなわち，甲６に記載の周知技術におけるアナログドライバＩＣ６０がカスケードに接続された構成では，前段のシフトレジスタ６１から次段のシフトレジスタ６１に転送される信号は，シフトデータ出力信号ＳＯである。ここで，甲６に記載の周知技術において，シフトレジスタ６１を構成する各フリップフロップＦＦから出力されるシフトデータは，クロック信号ＣＬＫ毎に次段のフリップフロップＦＦに出力されると共に，外部に信号Ｑ１～Ｑ１６２として出力され，サンプルホールド回路６４のサンプリングスイッチ６３のオンオフを制御するから，甲６に記載の周知技術の「シフトデータ入力信号ＳＩ」は，補正発明の「ソーススタートパルス」に相当し，甲６に記載の周知技術の「シフトレジスタ６１から出力される信号」である「シフトデータ出力信号ＳＯ」及び「シフトデータ」は，補正発明の「サンプリング信号」に相当するものである。なお，乙２にも，前段のシフトレジスタから次段のシフトレジスタに転送される信号がサンプリング信号であることが記載されている。 したがって，カスケード接続されたデータ側駆動集積回路で，前段のデータ側駆動集積回路から次段のデータ側駆動集積回路に順次転送する信号を，サンプリング- 22 -信号とすることは，周知の事項であって，格別の技術的意義を有しないものである。 (2) 共に，カスケード接続されたデータ側駆動集積回路を持つ引用発明１及び上記周知技術において，前段のデータ側駆動集積回路から次段のデータ側駆動集積回路に順次転送される信号及びその役割について検討する。 引用発明１の液晶駆動用ＩＣが縦列接続（「カスケード接続」と同義）された構成において，前段のシフトレジスタ１から次段のシフトレジスタ 動集積回路に順次転送される信号及びその役割について検討する。 引用発明１の液晶駆動用ＩＣが縦列接続（「カスケード接続」と同義）された構成において，前段のシフトレジスタ１から次段のシフトレジスタ１に順次転送される信号は，直列ビットデータであって，この信号は，次段のシフトレジスタ１がシフト動作を開始し，かつ，液晶駆動用ＩＣが直列ビットデータの取り込みを開始するタイミングを規定している。 一方，甲６に記載の周知技術においては，上記したとおり，アナログドライバＩＣ６０がカスケードに接続された構成で，前段のシフトレジスタ６１から次段のシフトレジスタ６１に転送される信号は，シフトデータ出力信号ＳＯ（補正発明の「サンプリング信号」）であって，この信号によって，次段のシフトレジスタ６１がシフト動作を開始し，かつ，アナログドライバＩＣ６０が３原色のデータの取り込みを開始するタイミングが規定されている。 したがって，引用発明１及び上記周知技術において，前段のシフトレジスタ（引用発明１の「シフトレジスタ１」，甲６に記載の周知技術の「シフトレジスタ６１」）から，次段のシフトレジスタに転送する信号には，その役割として，時系列で順次転送されてくる画素データ（引用発明１の「直列ビットデータ」，甲６に記載の周知技術の「３原色のデータ」）に関連して，データ側駆動集積回路（引用発明１の「液晶駆動用ＩＣ」，甲６に記載の周知技術の「アナログドライバＩＣ」）内のシフトレジスタがシフト動作を開始し，データ側駆動集積回路が画素データの取り込みを開始するタイミングを規定する信号の役割があるところ，引用発明１に上記周知技術を適用する際に，前段のシフトレジスタ１から次段のシフトレジスタ１に転送される信号が，甲６に記載の周知技術においてかかる役割を有し，同じように，前段のシフ 役割があるところ，引用発明１に上記周知技術を適用する際に，前段のシフトレジスタ１から次段のシフトレジスタ１に転送される信号が，甲６に記載の周知技術においてかかる役割を有し，同じように，前段のシフトレジスタ６１から次段のシフトレジスタ６１に転送される信号であ- 23 -る，シフトデータ出力信号ＳＯ，すなわち，サンプリング信号となることは，至極当然のことである。 以上のとおり，引用発明１に上記周知技術を適用した発明において，前段のシフトレジスタ部から次段のシフトレジスタ部に転送する信号は，必然的に，サンプリング信号となるものであるから，審決の相違点１の判断に誤りはない。 (3) 効果の看過についてア原告が主張する，ビット数の多い画素データを扱っても回路規模が大幅に増大しないこと，及び，一定の信号であるソーススタートパルス（ＳＳＰ）をシフトするので消費電力，速度の面で有利であるとの効果は，それぞれ，上記周知技術において，画素データ１画素分を保持する一単位の回路部分が，ラッチ部内でまとまっていること，また，転送される信号がソーススタートパルスであることによって生じる効果であって，上記周知技術のシフトレジスタ部とラッチ部の構成自体が備えている効果である。 したがって，原告が主張する，ビット数の多い画素データを扱っても回路規模が大幅に増大しないこと，及び，一定の信号であるソーススタートパルス（ＳＳＰ）をシフトするので消費電力，速度の面で有利であるとの効果は，いずれも，引用発明１に上記周知技術を適用すれば，必然的に奏する作用効果に過ぎないことから，審決の「補正発明によってもたらされる効果は，引用発明１，引用発明２，並びに，上記周知技術及び上記周知・慣用の技術から想定することができない格別のものと認めることもできない。」との ぎないことから，審決の「補正発明によってもたらされる効果は，引用発明１，引用発明２，並びに，上記周知技術及び上記周知・慣用の技術から想定することができない格別のものと認めることもできない。」との判断に誤りはない。 補正発明は，シフトレジスタ部に関して，「サンプリング信号を順次供給するシフトレジスタ部であって，前記サンプリング信号は，ソースサンプリングクロック信号に応答してタイミングコントローラから供給されるソーススタートパルスを順次シフトすることにより発生するシフトレジスタ部」と特定しているにとどまり，シフトレジスタ部から次のデータ駆動集積回路へサンプリング信号を供給した後の，シフトレジスタ部の動作に関しては，何ら特定していない。したがって，原告- 24 -の主張は，特許請求の範囲の記載に基づいたものではないから，失当である。 イシフトレジスタ部の動作に関して，発明の詳細な説明の記載を参酌して検討すると，補正発明は，「前記選択部は，第１及び第２のチャネル選択信号に応答して前記シフトレジスタ部から次のデータ駆動集積回路へ前記サンプリング信号を供給し」というものであり，補正発明において，前段に接続されたシフトレジスタ部から次段のデータ駆動集積回路へサンプリング信号を供給する回路は，選択部である。 一方，発明の詳細な説明には，前段に接続されたシフトレジスタ部から次段のデータ駆動集積回路へサンプリング信号を供給する回路に関して，第１実施例として，前段に接続されたシフト・レジスタ部（１３４）（補正発明の「シフトレジスタ部」に対応。以下同様）から次段のデータＩＣ（１１６）（「データ駆動集積回路」）へ出力信号（キャリ信号）（「サンプリング信号」）を供給する回路が，シフト・レジスタ部（１３４）であるものが記載されている。そして，第１ 同様）から次段のデータＩＣ（１１６）（「データ駆動集積回路」）へ出力信号（キャリ信号）（「サンプリング信号」）を供給する回路が，シフト・レジスタ部（１３４）であるものが記載されている。そして，第１実施例のデータＩＣ（１１６）のシフト・レジスタ部（１３４）においては，次段のデータＩＣ（１１６）へ出力信号（キャリ信号）を供給するシフト・レジスタ（ＳＲ）の後段に接続されたシフト・レジスタ（ＳＲ）（例えば，段落【００８３】の記載における「第６０１乃至第６４２シフト・レジスタ（ＳＲ６０１乃至ＳＲ６４２）」）は，サンプリング信号を出力していない。また，第２実施例として，前段に接続されたシフト・レジスタ部（１８４）（「シフトレジスタ部」）から次段のデータＩＣ（１１６）（「データ駆動集積回路」）へ出力信号，または，キャリ信号（Ｃａｒｒｙ）（「サンプリング信号」）を供給する回路が，チャンネル選択部（１８０）（「選択部」）であるものが記載されている。そして，第２実施例のデータＩＣ（１１６）のシフト・レジスタ部（１８４）においては，次段のデータＩＣ（１１６）へ出力信号，又は，キャリ信号（Ｃａｒｒｙ）を供給するシフト・レジスタ（ＳＲ）の後段に接続されたシフト・レジスタ（ＳＲ）（例えば，段落【０１０１】の記載における「第６０１乃至第６４２シフト・レジスタ（ＳＲ６０１乃至ＳＲ６４２）」）- 25 -も，サンプリング信号を出力している。これらのシフト・レジスタ（ＳＲ）の出力は，最終的にはデータライン（ＤＬ）に接続されないため，液晶パネル（１０２）への影響はない。 よって，補正発明において，前段に接続されたシフトレジスタ部から次段のデータ駆動集積回路へサンプリング信号を供給する回路は選択部であるから，かかる補正発明に対応する，発明の詳細な説明に記載された実施例 って，補正発明において，前段に接続されたシフトレジスタ部から次段のデータ駆動集積回路へサンプリング信号を供給する回路は選択部であるから，かかる補正発明に対応する，発明の詳細な説明に記載された実施例は，前段に接続されたシフト・レジスタ部（１８４）（「シフトレジスタ部」）から次段のデータＩＣ（１１６）（「データ駆動集積回路」）へ出力信号，又は，キャリ信号（Ｃａｒｒｙ）（「サンプリング信号」）を供給する回路がチャンネル選択部（１８０）（「選択部」）となっている，第２実施例の方である。そして，第２実施例においては，シフト・レジスタ部（１８４）内の６４２段の各シフト・レジスタ（ＳＲ）は，次段のデータＩＣ（１１６）へ出力信号，または，キャリ信号（Ｃａｒｒｙ）を供給するシフト・レジスタ（ＳＲ）の後段に接続されたシフト・レジスタ（ＳＲ）も含めて，すべてのシフト・レジスタ（ＳＲ）が動作しているものである。 すなわち，発明の詳細な説明には，補正発明に係るシフトレジスタ部の動作について，シフトレジスタ部内の各シフトレジスタ（ＳＲ）がすべて動作するもののみが開示されている。したがって，原告の主張は，発明の詳細な説明の記載にも基づかないものであるから，失当である。 第５ 当裁判所の判断 １ 本願明細書（甲１）によれば，補正発明は，作業性の向上及び製造費用を節減することができるようにしたデータ駆動集積回路及びその駆動方法と，それを利用した液晶表示装置及びその駆動方法を提供すること，また，液晶パネルの解像図につれてデータ集積回路の出力チャンネルを制御することができるようにしたデータ駆動集積回路及びその駆動方法と，それを利用した液晶表示装置及びその駆動方法を提供すること（【００２０】）を目的とし，この目的を達成するために，デー- 26 -タ駆動集積回路 きるようにしたデータ駆動集積回路及びその駆動方法と，それを利用した液晶表示装置及びその駆動方法を提供すること（【００２０】）を目的とし，この目的を達成するために，デー- 26 -タ駆動集積回路は多数の出力チャンネルと，前記表示装置の解像度に沿って前記データラインの数に対応して前記画素データを供給するデータ出力チャンネルを前記多数の出力チャンネルから選択する選択部を具備して，他の出力チャンネルには画素データが供給されないことを特徴とするものであり（【００２１】），そのために，審決認定の要旨に係る構成を採用し，チャンネル選択信号を利用して液晶パネルの解像図につれてデータ集積回路のチャンネルを変更することで一種類のデータ集積回路を利用して液晶パネルのすべての解像図を駆動させることができるようになり，また，液晶パネルの解像図に関係なく，データ集積回路を共通に使用することでデータ集積回路の個数を減少させることができ，結果的に，本発明の液晶表示装置は作業性の向上及び製造費用を節減することができるという作用効果を奏する（【０１２４ 】）ものと認められる。 ２ 取消事由１（補正発明と引用発明１との構成要素の対応関係の誤り）について(1) 審決における補正発明と引用発明１との対比審決は，補正発明と引用発明１（出願人はローム株式会社，出願日は平成４年7月２７日）とを次のように対比して，一致点及び相違点を認定した。 （３－１）・・・・・・よって，引用発明１の「パネルを駆動することができる液晶駆動用ＩＣ」は，補正発明の「表示装置の多数のデータラインに接続されたデータ駆動集積回路」に相当し，以下同様に，「パネル」は「表示装置」に，「Ｙ1 端子……Ｙ80 端子」は「Ｎ個のデータ出力チャンネル」のＮ＝８０の場合に，「直列ビットデータ」 データラインに接続されたデータ駆動集積回路」に相当し，以下同様に，「パネル」は「表示装置」に，「Ｙ1 端子……Ｙ80 端子」は「Ｎ個のデータ出力チャンネル」のＮ＝８０の場合に，「直列ビットデータ」は「画素データ」に相当する。また，引用発明１の「シフトクロック」と補正発明の「ソースサンプリングクロック信号」とは，共に「クロック信号」である点で共通する。 ・・・・・・（３－３）- 27 -（３－１）の相当関係から，引用発明１の「直列ビットデータ」は補正発明の「画素データ」に相当し，引用発明１の「シフトクロック」と補正発明の「ソースサンプリングクロック信号」とは，共に「クロック信号」である点で共通するから，引用発明１の「シフトクロックに同期して直列ビットデータを順次に記憶するシフトレジスタ１」と，補正発明の「ソースサンプリングクロック信号に応答してソーススタートパルスを順次シフトするシフトレジスタ部」とは，共に，「クロック信号に応答して所定の信号をシフトするシフトレジスタ部」である点で共通する。 （３－４）引用発明１において，「ラッチ回路２」は，シフトレジスタ１が記憶する８０ビットデータを取り込むものであるが，シフトレジスタ１に記憶されたビットデータは，直列ビットデータである。 そして，（３－１）の相当関係から，引用発明１の「直列ビットデータ」は補正発明の「画素データ」に相当するから，引用発明１の「直列ビットデータを取り込むラッチ回路２」と，補正発明の「画素データをラッチするラッチ部」とは，共に，「画素データをラッチするラッチ部」である点で共通する。 ・・・・・・(2) 審決における相違点１の認定についての検討ア補正発明の「シフトレジスタ部」と引用発明１の「シフトレジスタ１」補正発明は「サンプリン ある点で共通する。 ・・・・・・(2) 審決における相違点１の認定についての検討ア補正発明の「シフトレジスタ部」と引用発明１の「シフトレジスタ１」補正発明は「サンプリング信号を順次供給するシフトレジスタ部であって，前記サンプリング信号は，ソースサンプリングクロック信号に応答してタイミングコントローラから供給されるソーススタートパルスを順次シフトすることにより発生するシフトレジスタ部」を，引用発明１は「８０個のフリップフロップＦＦ1～ＦＦ80からなるシフトレジスタ１であって，入力端子ＩＮへの直列ビットデータをＣＬＫ端子へのシフトクロックに同期してフリップフロップＦＦ1～ＦＦ80に順次に記憶するシフトレジスタ１」をそれぞれ備えている。そして，補正発明の「シフトレジスタ部」と引用発明１の「シフトレジスタ１」は，いずれも，ディジタル信号のけた移動動作，すなわちシフト動作をするもので，補正発明の「シフトレジスタ部」は「ソースサンプリングクロック信号」に応答してシフト動作し，引用発明１の「シ- 28 -フトレジスタ１」は「シフトクロック」に同期してシフト動作することは明らかである。 そうすると，補正発明の「シフトレジスタ部」と引用発明１の「シフトレジスタ１」が，「クロック信号に応答して所定の信号をシフトするシフトレジスタ部」である点で共通することは明らかであり，審決の認定に誤りはない。 イ補正発明の「ラッチ部」と引用発明１の「ラッチ回路２」補正発明は「前記シフトレジスタ部から前記サンプリング信号に応答して前記画素データをラッチするためのラッチ部であって，前記画素データは前記タイミングコントローラから供給されるラッチ部」を，引用発明１は「前記シフトレジスタ１が記憶する８０ビットデータを取り込むラッチ回路 素データをラッチするためのラッチ部であって，前記画素データは前記タイミングコントローラから供給されるラッチ部」を，引用発明１は「前記シフトレジスタ１が記憶する８０ビットデータを取り込むラッチ回路２であって，前記シフトレジスタ１中の７２，もしくは，８０ビットデータを記憶するラッチ回路２」をそれぞれ備えている。そして，引用発明１の「ラッチ回路２」に取り込まれる「前記シフトレジスタ１が記憶する８０ビットデータ」が，「シフトレジスタ１」の「フリップフロップＦＦ1～ＦＦ80」に順次に記憶する「直列ビットデータ」であることは明らかであり，引用発明１の「直列ビットデータ」は，補正発明の「画素データ」に相当する。 そうすると，補正発明の上記「ラッチ部」と引用発明１の上記「ラッチ回路２」が，「画素データをラッチするラッチ部」である点で共通することは明らかであり，審決の認定に誤りはない。 ウ審決における相違点１の認定について上記ア及びイで検討したとおり，審決は，補正発明の「シフトレジスタ部」と引用発明１の「シフトレジスタ１」については，シフトレジスタ装置が有する当然の機能である，クロック信号に応じたシフト動作をする点で両者が共通すると認定するにとどまり，原告が主張するように，引用発明１の「シフトレジスタ１」が補正発明の「シフトレジスタ部」に相当するとは認定していない。 また，審決は，本件補正発明の「ラッチ部」と引用発明１の「ラッチ回路２」に- 29 -ついても，ラッチが当然に有するデータ保持機能を備え，保持されるデータが「画素データ」である点で両者が共通すると認定するにとどまり，原告が主張するように，引用発明１の「ラッチ回路２」が本件補正発明の「ラッチ部」に相当するとは認定していない。 そして，審決は，補正発明と引用発明１との る点で両者が共通すると認定するにとどまり，原告が主張するように，引用発明１の「ラッチ回路２」が本件補正発明の「ラッチ部」に相当するとは認定していない。 そして，審決は，補正発明と引用発明１との相違点１について，「シフトレジスタ部とラッチ部に関し，補正発明では『サンプリング信号を順次供給するシフトレジスタ部であって，前記サンプリング信号は，ソースサンプリングクロック信号に応答してタイミングコントローラから供給されるソーススタートパルスを順次シフトすることにより発生するシフトレジスタ部』と『シフトレジスタ部からサンプリング信号に応答して画素データをラッチするためのラッチ部であって，前記画素データはタイミングコントローラから供給されるラッチ部』であるのに対し，引用発明１では『８０個のフリップフロップＦＦ1～ＦＦ80 からなるシフトレジスタ１であって，入力端子ＩＮへの直列ビットデータをＣＬＫ端子へのシフトクロックに同期してフリップフロップＦＦ1～ＦＦ80 に順次に記憶するシフトレジスタ１』と『シフトレジスタ１が記憶する８０ビットデータを取り込むラッチ回路２であって，前記シフトレジスタ１中の７２，もしくは，８０ビットデータを記憶するラッチ回路２』である点」で相違し，また，「これに付随して，シフトレジスタ部から次のデータ駆動集積回路に供給される信号に関し，補正発明では『サンプリング信号』であるのに対し，引用発明１では『ビットデータ』である点」で相違すると認定したものである。 そうすると，補正発明の「シフトレジスタ部」及び「ラッチ部」それぞれにおける信号処理と，引用発明１の「シフトレジスタ１」及び「ラッチ回路２」それぞれにおける信号処理との相違は，審決における相違点１の認定に含まれていることは明らかである。 以上によれば，審決は，引用発 る信号処理と，引用発明１の「シフトレジスタ１」及び「ラッチ回路２」それぞれにおける信号処理との相違は，審決における相違点１の認定に含まれていることは明らかである。 以上によれば，審決は，引用発明１の「シフトレジスタ１」と引用発明１の「シフトレジスタ１」とは，「クロック信号に応答して所定の信号をシフトするシフト- 30 -レジスタ部」である点で共通し，補正発明の「ラッチ部」と引用発明１の「ラッチ回路２」とは，「画素データをラッチするラッチ部」である点で共通すると認定するにとどめ，そのうえで，補正発明の「シフトレジスタ部」及び「ラッチ部」それぞれにおける信号処理と，引用発明１の「シフトレジスタ１」及び「ラッチ回路２」それぞれにおける信号処理との相違を，相違点１で認定したものであるから，審決における相違点１の認定に誤りはない。 エ原告の主張について原告は，補正発明の「シフトレジスタ部」及び「ラッチ部」と，引用発明１の「シフトレジスタ１」及び「ラッチ回路２」とは，「補正発明は引用発明１のデータシフトレジスタ１を，サンプリングスタートパルスシフトレジスタとラッチ１３６の２つで構成している」点，及び「引用発明１のラッチはシフトレジスタのデータをパラレルに同時に読み込むものであり，一方補正発明のラッチはデータをシリアルに順次クロックに応じサンプリング信号によって読み込むものであるから，むしろ引用発明１のデータシフトレジスタ１に対応している」点で相違するから，審決の相違点１の認定には誤りがあると主張する。 しかし，原告が主張する，補正発明の「シフトレジスタ部」及び「ラッチ部」と，引用発明１の「シフトレジスタ１」及び「ラッチ回路２」との上記の相違は，補正発明の「シフトレジスタ部」及び「ラッチ部」それぞれにおける信号処理と，引用発 明の「シフトレジスタ部」及び「ラッチ部」と，引用発明１の「シフトレジスタ１」及び「ラッチ回路２」との上記の相違は，補正発明の「シフトレジスタ部」及び「ラッチ部」それぞれにおける信号処理と，引用発明１の「シフトレジスタ１」及び「ラッチ回路２」それぞれにおける信号処理との相違によるものである。そして，審決は，補正発明の「シフトレジスタ部」及び「ラッチ部」それぞれにおける信号処理と，引用発明１の「シフトレジスタ１」及び「ラッチ回路２」それぞれにおける信号処理との相違を，相違点１で認定している。 したがって，原告の主張は採用できない。 (3) 小括以上によれば，審決における相違点１の認定に誤りはない。 - 31 - ３ 取消事由２（相違点１についての判断の誤り）について(1) 「サンプリングパルス」を次のシフトレジスタに転送する点についてア引用発明１は，パネルを駆動することができる液晶駆動用ＩＣにおいて，８０個のフリップフロップＦＦ1～ＦＦ80 からなる「シフトレジスタ１」において，その「入力端子ＩＮ」への「直列ビットデータ」（補正発明の「画素データ」に相当）を，上記「シフトレジスタ１」の「ＣＬＫ端子」へのシフトクロックに同期してフリップフロップＦＦ1～ＦＦ80 に順次に記憶させることにより，上記「直列ビットデータ」から上記パネルの画素毎のデータを抽出し，上記「シフトレジスタ１」で抽出した画素毎のデータを「ラッチ回路２」に取り込むものである。 そして，液晶表示装置において，「サンプリング信号を順次供給するシフトレジスタ部であって，前記サンプリング信号は，ソースサンプリングクロック信号に応答してタイミングコントローラから供給されるソーススタートパルスを順次シフトすることにより発生するシフトレジスタ部」と，「前 スタ部であって，前記サンプリング信号は，ソースサンプリングクロック信号に応答してタイミングコントローラから供給されるソーススタートパルスを順次シフトすることにより発生するシフトレジスタ部」と，「前記シフトレジスタ部から前記サンプリング信号に応答して画素データをラッチするためのラッチ部であって，前記画素データは前記タイミングコントローラから供給されるラッチ部」とにより，上記「画素データ」から上記液晶表示装置における画素毎のデータを抽出することは，審決が挙げた甲６～甲８にみられるように，周知技術であると認めることができる。 ここで，引用発明１の「液晶駆動用ＩＣ」と上記周知技術とは，液晶表示装置において，データライン毎にシリアルに出力された画素データを，シフトレジスタ及びラッチを用いて，データラインに対してパラレルに出力可能なようにシリアル－パラレル変換するという，技術分野及び機能において一致するから，引用発明１に上記周知技術を適用する動機付けの存在に問題はない。 そうすると，引用発明１の「液晶駆動用ＩＣ」において，上記「直列ビットデータ」から上記パネルの画素毎のデータを抽出するための構成として，上記「直列ビットデータ」を上記「シフトクロック」に同期してシフトさせる上記「シフトレジ- 32 -スタ１」と，上記「シフトレジスタ１」で抽出した画素毎のデータを取り込む上記「ラッチ回路２」とを用いることに代えて，「サンプリング信号を順次供給するシフトレジスタ部であって，前記サンプリング信号は，ソースサンプリングクロック信号に応答してタイミングコントローラから供給されるソーススタートパルスを順次シフトすることにより発生するシフトレジスタ部」と，「前記シフトレジスタ部から前記サンプリング信号に応答して画素データをラッチするためのラッチ部であっ ローラから供給されるソーススタートパルスを順次シフトすることにより発生するシフトレジスタ部」と，「前記シフトレジスタ部から前記サンプリング信号に応答して画素データをラッチするためのラッチ部であって，前記画素データは前記タイミングコントローラから供給されるラッチ部」とを用いることは，液晶表示装置の分野における上記周知技術を適用することにより，当業者が容易に想到し得たものということができる。 イところで，引用発明１は，「シフト段数選択回路３」が，「８０出力選択信号SELECT２」及び「７２出力選択信号SELECT１」に応じて，上記「シフトレジスタ１」を構成する「８０段目のフリップフロップＦＦ80」及び「７２段目のフリップフロップＦＦ72」の一方から出力される「直列ビットデータ」を「出力端子ＯＵＴ」に導出し，これを次段の液晶駆動用ＩＣに供給して，「１種類のＩＣであらゆるドット数のパネルを駆動することができ，組み立て工数の削減や組み立てコストの低減を図ることができる。」という作用効果を奏するものである（甲４第４欄【００１５】，【００１９】）。 そして，引用発明１に上記周知技術を適用することにより，引用発明１の「液晶駆動用ＩＣ」では，「シフトレジスタ部」において「ソースサンプリングクロック信号」に応答して「タイミングコントローラ」から供給される「ソーススタートパルス」が順次シフトされて「サンプリング信号」が発生し，上記「直列ビットデータ」はシフトされない。さらに，甲６には，「シフトレジスタ６１」に入力された「シフトデータ入力信号ＳＩ」について，「シフトデータ入力信号ＳＩはシフトレジスタ６１を通過した後はシフトデータ出力信号ＳＯとなって次段のアナログドライバＩＣ６０のシフトデータ入力信号ＳＩとなる」ことが記載されている（２頁右下欄１ て，「シフトデータ入力信号ＳＩはシフトレジスタ６１を通過した後はシフトデータ出力信号ＳＯとなって次段のアナログドライバＩＣ６０のシフトデータ入力信号ＳＩとなる」ことが記載されている（２頁右下欄１１行～１５行，第６Ａ，６Ｂ図）。 - 33 -そうすると，引用発明１に上記周知技術を適用する際，上記「シフト段数選択回路３」が，上記「８０出力選択信号SELECT２」及び上記「７２出力選択信号SELECT１」に応じて，上記「ソーススタートパルス」が順次シフトされて発生する「サンプリング信号」を，上記「出力端子ＯＵＴ」に導出する構成とすることは，引用発明１の上記の作用効果を奏するために，当業者が当然に行い得るものと認められる。 ウ原告は，甲６記載の周知技術において，シフトレジスタの信号Ｑ１～Ｑ１６２はサンプリングスイッチ６３のオンオフを制御するにすぎず，サンプルホールド回路６４はアナログ信号をサンプルホールドするもので，画素データ，若しくは直列ビットデータをラッチするものではないから，甲６に記載の周知技術を引用発明１に適用することの動機付けは存在しないと主張する。 しかし，甲６には，液晶表示パネルの駆動回路について，「第６Ａ図は従来の１６２ビットのシフトレジスタ６１の構成を示すものであり，第６Ｂ図は従来のアナログドライバＩＣ６０の内部構成を示すものである。シフトレジスタ６１は１６２個のフリップフロップＦＦから構成されており，Ｄ端子にシフトデータ入力信号Ｓｌが入力され，ＣＬＫ端子にクロック信号ＣＬＫが入力され，Ｑ端子が次段のフリップフロップＦＦのＤ端子に接続されるようになっている。そして，Ｄ端子に入力されたシフトデータは，クロック信号ＣＬＫ毎に次段のフリップフロップＦＦに出力されると共に，外部に信号Ｑ１～Ｑ１６２として出力される。 ＦＦのＤ端子に接続されるようになっている。そして，Ｄ端子に入力されたシフトデータは，クロック信号ＣＬＫ毎に次段のフリップフロップＦＦに出力されると共に，外部に信号Ｑ１～Ｑ１６２として出力される。 一方，アナログドライバＩＣ６０には，クロック信号ＣＬＫに応じてシフトデータ入力信号ＳＩをシフトする第６Ａ図のように構成されたシフトレジスタ６１と，Ｒ（赤），Ｇ（緑），Ｂ（青）の三原色のデータを伝えるデータライン６２と，シフトレジスタ６１からの信号によりオンオフされるサンプリングスイッチ６３と，サンプルホールド回路６４と，バッファ６５とが備えられている。そして，シフトデータ入力信号ＳＩはシフトレジスタ６１を通過した後はシフトデータ出力信号ＳＯとなって次段のアナログドライバＩＣ６０のシフトデータ入力信号Ｓｌとなる。アナログドライバＩＣ６０の出力ビット数は３の倍数である方が都合が良いため，現在では１６２本の出力ビット数を備えたアナログドライバＩＣ６０等が実用化されている。」（２頁左下欄１２行～右下欄１８行，第６Ａ，６Ｂ図）- 34 -と記載され，液晶表示パネルの駆動回路において，「シフトレジスタ６１」から信号Ｑ１～Ｑ１６２として出力される「シフトデータ入力信号ＳＩ」により「サンプリングスイッチ６３」がオンオフされることで，「データライン６２」に供給される三原色のデータが「サンプリングホールド回路６４」によりサンプリングされ，保持されることが開示されている。そして，この保持される三原色のデータは，液晶表示パネルを駆動する画素データであることは明らかである。 そうすると，甲６には，「シフトデータ入力信号ＳＩ（「ソーススタートパルス」に相当）とクロック信号ＣＬＫ（「ソースサンプリングクロック信号」に相当）が入力され，クロック信号ＣＬＫに応じてシフ 。 そうすると，甲６には，「シフトデータ入力信号ＳＩ（「ソーススタートパルス」に相当）とクロック信号ＣＬＫ（「ソースサンプリングクロック信号」に相当）が入力され，クロック信号ＣＬＫに応じてシフトデータ入力信号ＳＩをシフトするシフトレジスタ６１（「シフトレジスタ部」に相当）と，三原色のデータ（「画素データ」に相当）をシフトレジスタ６１からの信号（「サンプリング信号」に相当）によりオンオフされるサンプリングスイッチ６３とサンプルホールド回路６４（「ラッチ部」に相当）」が記載されているとした審決の認定に誤りはなく，引用発明１に甲６記載の周知技術を適用することの動機付けに問題はない。 以上から，原告の上記の主張は採用できない。 (2) 補正発明の効果について原告は，補正発明は，引用発明１と比較して，ビット数の多い画素データを扱っても回路規模が大幅に増大せず，一定の信号であるソーススタートパルス（ＳＳＰ）をシフトするので消費電力，速度の面で有利であるという作用効果を奏する点で相違があると主張する。 しかし，原告が主張する上記の作用効果は，転送される信号が上記「ソーススタートパルス」であることによって生じる効果であり，液晶表示装置において，「サンプリング信号を順次供給するシフトレジスタ部であって，前記サンプリング信号は，ソースサンプリングクロック信号に応答してタイミングコントローラから供給されるソーススタートパルスを順次シフトすることにより発生するシフトレジスタ部」を用いる，甲６～甲８にみられるような周知技術を適用するに際しても，同様- 35 -の作用効果を奏することは，当業者が直ちに察知し得るものである。 そうすると，引用発明１の「液晶駆動用ＩＣ」において，上記「直列ビットデータ」から上記パネルの画素毎のデータを抽出する - 35 -の作用効果を奏することは，当業者が直ちに察知し得るものである。 そうすると，引用発明１の「液晶駆動用ＩＣ」において，上記「直列ビットデータ」から上記パネルの画素毎のデータを抽出するための構成として，上記周知技術を適用する際に，原告が主張する上記の作用効果を奏することは，当業者が容易に予測し得たものである。 また，原告が主張する，消費電力の増加によるデータドライバーの発熱と駆動エラーの誘発が防止できるという，補正発明の奏する作用効果も，引用発明に上記周知技術を適用する際に，当業者が容易に予測し得たものである。 (3) 小括したがって，審決における相違点１の判断に誤りはない。 第６ 結論以上によれば，原告主張の取消事由にはいずれも理由がない。よって，原告の請求を棄却することとして，主文のとおり判決する。 知的財産高等裁判所第２部 裁判長裁判官塩月秀平 裁判官池下朗- 36 - 裁判官古谷健二郎
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