平成22(ワ)46241 特許権侵害差止等請求事件

- 1 -平成２７年５月１５日判決言渡同日原本交付裁判所書記官平成２２年(ﾜ)第４６２４１号特許権侵害差止等請求事件口頭弁論終結日平成２７年２月２７日判決アメリカ合衆国・９７０７０・オレゴン州＜以下略＞原告メンター・グラフィクス・コーポレーション同訴訟代理人弁護士城山康文同岩瀬吉和同山本健策同後藤未来同訴訟復代理人弁護士岡 浩喜同訴訟代理人弁理士山本秀策同補佐人弁理士市川英彦横浜市港北区＜以下略＞被告日本イヴ株式会社同訴訟代理人弁護士塚原朋一同岡田 誠同小坂準記同友村明弘同訴訟復代理人弁護士髙梨義幸同補佐人弁理士佐藤 睦同伊 藤 健太郎 主文 １ 原告の請求をいずれも棄却する。 ２ 訴訟費用は原告の負担とする。 ３ この判決に対する控訴のための付加期間を３０日と定める。 - 2 - 事実及び理由 第１ 請求の趣旨 １ 被告は，別紙物件目録記載の物件を使用し，譲渡し，輸入し，貸渡し，又は譲渡若しくは貸渡しの申出をしてはならない。 ２ 被告は，その占有にかかる別紙物件目録記載の物件を廃棄せよ。 ３ 被告は，原告に対し，３億３０００万円及びこれに対する平成２２年１２月２８日（訴状送達の日の翌日）から支払済みまで年５分の割合による金員を支払え。 ４ 訴訟費用は被告の負担とする。 ３ 被告は，原告に対し，３億３０００万円及びこれに対する平成２２年１２月２８日（訴状送達の日の翌日）から支払済みまで年５分の割合による金員を支払え。 ４ 訴訟費用は被告の負担とする。 ５ 仮執行宣言第２ 事案の概要 １ 事案の要旨本件は，原告が，被告に対し，被告は別紙物件目録記載の物件（エミュレータ。以下，同目録記載１ないし６の番号に従って，「被告製品１」ないし「被告製品６」といい，併せて「被告各製品」という。）の輸入及び販売等を行うことにより，原告が有する後記２(2)記載の特許権の特許請求の範囲請求項１，３ないし７の各発明に係る特許を侵害していると主張して，(1)特許法１００条１項に基づき，被告各製品の使用，譲渡，輸入，貸渡し及び譲渡若しくは貸渡しの申出の差止め（請求の趣旨第１項），(2)同条２項に基づき，その占有する被告各製品の廃棄（請求の趣旨第２項），(3)民法７０９条及び特許法１０２条３項に基づき，損害賠償金として３億３０００万円及びこれに対する訴状送達の日の翌日である平成２２年１２月２８日から支払済みまで民法所定の年５分の割合による遅延損害金の支払（請求の趣旨第３項）をそれぞれ求めた事案である。 ２ 前提事実（証拠等を掲げたもののほかは，当事者間に争いがない。なお，以下，書証の枝番号については，特に記載しない限り省略する。） - 3 -(1) 当事者ア原告は，アメリカ合衆国オレゴン州に本店を有し，ＥＤＡ（electronicdesignautomationの略。回路設計の自動化，電気回路設計用のＣＡＤ。）製品を供給している会社である。 イ被告は，コンピュータ及び半導体関連機器の設計用ソフトウェア・ハードウェアの開発，輸入，販売等を業とする株式会社である。 動化，電気回路設計用のＣＡＤ。）製品を供給している会社である。 イ被告は，コンピュータ及び半導体関連機器の設計用ソフトウェア・ハードウェアの開発，輸入，販売等を業とする株式会社である。 (2) 原告の特許権原告は，次の特許権を有している（以下「本件特許権」といい，その発明に係る特許を「本件特許」と，特許請求の範囲請求項１，３ないし７の発明をそれぞれ「本件発明１」，「本件発明３」ないし「本件発明７」といい，これら発明を併せて「本件各発明」と，本件特許に係る明細書及び図面を「本件明細書等」という。なお，その内容は，末尾に添付した本件特許の特許公報のとおりである。）。〔甲１，２，弁論の全趣旨〕特許番号特許第３５８８３２４号発明の名称 「エミュレーションシステム用の統合デバッグ機能を備えた再構成可能な集積回路」出願日平成１２年２月７日優先日平成１１年（１９９９年）９月２４日〔米国〕登録日平成１６年８月２０日(3) 本件各発明の構成要件本件各発明を構成要件に分説すると以下のとおりである。なお，以下，各構成要件を請求項の番号とアルファベットに従って「構成要件１Ａ」等と表記する。 ア本件発明１１Ａ 集積回路設計の回路素子をエミュレートするように再構成可能であ - 4 -り，１Ｂ 各々が複数の出力を有する複数の論理素子であって，１Ｃ 上記論理素子に対応して与えられる複数の入力信号に応答して複数の出力信号を生成するように作動する複数の論理素子と，１Ｄ 選択された論理素子の部分集合によってエミュレートされた回路素子の複数の信号状態値の記録をエミュレーション・クロックの１クロック・サイクルにおいて捉え，そして走査バスに出力する部分走査レジスタと，１Ｅ 上記エ 子の部分集合によってエミュレートされた回路素子の複数の信号状態値の記録をエミュレーション・クロックの１クロック・サイクルにおいて捉え，そして走査バスに出力する部分走査レジスタと，１Ｅ 上記エミュレーション・クロックの１クロック・サイクルにおいて，上記部分走査レジスタを上記選択された論理素子の部分集合のみに再構成可能に接続する，上記複数の論理素子と上記部分走査レジスタに結合した再構成可能なネットワークとを含むことを特徴とする１Ｆ エミュレーションシステムに使用される集積回路。 イ本件発明３３Ａ 上記論理素子に結合され，上記論理素子の上記複数の信号状態値の少なくとも一部に基づき，少なくとも１つのトリガ値を条件付きで生成するように作動するトリガ回路を更に含むことを特徴とする３Ｂ 請求項１に記載の集積回路。 ウ本件発明４４Ａ 上記複数の論理素子及び複数の集積回路出力に結合された相互接続ネットワークを更に含み，４Ｂ 上記相互接続ネットワークは，上記相互接続ネットワークを構成する再コンパイル可能命令セットに基づき，上記複数の論理素子及び上記複数の集積回路出力に信号を経路指定するように作動することを特 - 5 -徴とする４Ｃ 請求項１に記載の集積回路。 エ本件発明５５Ａ ホストとエミュレーション基板とを含み，５Ｂ 上記エミュレーション基板は，少なくとも一部が上記ホストに通信可能に接続した複数の基板入力／出力ピンと，５Ｃ 少なくとも一部が基板入力／出力ピンに接続した複数のＩＣ入力／出力ピンを具備した集積回路とを含み，５Ｄ 上記集積回路は，集積回路設計の回路素子をエミュレートするように再構成可能であり，各々が複数の出力を有する複数の論理素子であって，５Ｅ 上記論理素子に対応して与えられる 積回路とを含み，５Ｄ 上記集積回路は，集積回路設計の回路素子をエミュレートするように再構成可能であり，各々が複数の出力を有する複数の論理素子であって，５Ｅ 上記論理素子に対応して与えられる複数の入力信号に応答して複数の出力信号を生成するように作動する複数の論理素子と，５Ｆ 選択された論理素子の部分集合によってエミュレートされた回路素子の複数の信号状態値の記録をエミュレーション・クロックの１クロック・サイクルにおいて捉え，そして走査バスに出力する部分走査レジスタと，５Ｇ 上記エミュレーション・クロックの１クロック・サイクルにおいて，上記部分走査レジスタを上記選択された論理素子の部分集合のみに再構成可能に接続する，５Ｈ 上記複数の論理素子と上記部分走査レジスタに結合した再構成可能なネットワークとを含むことを特徴とする５Ｉ エミュレーションシステム。 オ本件発明６ - 6 -６Ａ 上記論理素子に結合され，上記論理素子の上記複数の信号状態値の少なくとも一部に基づき，少なくとも１つのトリガ値を条件付きで生成するように作動するトリガ回路を更に含むことを特徴とする６Ｂ 請求項５に記載のエミュレーションシステム。 カ本件発明７７Ａ 複数の入力／出力ピンと，上記複数の入力／出力ピンに結合した集積回路を含み，７Ｂ 上記集積回路は，集積回路設計の回路素子をエミュレートするように再構成可能であり，７Ｃ 各々が複数の出力を有する複数の論理素子であって，７Ｄ 上記論理素子に対応して与えられる複数の入力信号に応答して複数の出力信号を生成するように作動する複数の論理素子と，７Ｅ 選択された論理素子の部分集合によってエミュレートされた回路素子の複数の信号状態値の記録をエミュレーション・クロックの１クロッ して複数の出力信号を生成するように作動する複数の論理素子と，７Ｅ 選択された論理素子の部分集合によってエミュレートされた回路素子の複数の信号状態値の記録をエミュレーション・クロックの１クロック・サイクルにおいて捉え，そして走査バスに出力する部分走査レジスタであって，７Ｆ 上記エミュレーション・クロックに対して適切な一定の割合である走査クロックの印加によって使用可能な状態になる部分走査レジスタと，７Ｇ 上記エミュレーション・クロックの１クロック・サイクルにおいて，上記部分走査レジスタを上記選択された論理素子の部分集合のみに再構成可能に接続する，上記複数の論理素子と上記部分走査レジスタに結合した再構成可能なネットワークとを含むことを特徴とする７Ｈ エミュレータ基板。 - 7 -(4) 本件特許の出願経過等ア原告は，平成１２年２月７日，本件特許につき，国際出願をし（ＰＣＴ／ＵＳ２０００／００３１３８。パリ条約による優先日：平成１１年〔１９９９年〕９月２４日，米国），平成１２年５月２６日，発明の名称を「エミュレーションシステム用の統合デバック機能を備えた再構成可能な集積回路」として，国内書面を提出した（特許２０００－６１６１９７号。 甲５８の１。平成１３年４月５日国際公開，ＷＯ０１／２３９０１，平成１４年１２月２４日国内公表，特表２００２－５４４５７６。請求項の数３３。以下，かかる特許出願を「本件出願」といい，その特許請求の範囲請求項１を「出願当初請求項１」という。）。 出願当初請求項１は，以下のとおりである（なお，文中の「/」は，原文における改行箇所を示す。以下，同様である。）。 「集積回路設計の回路素子をエミュレートするように再構成可能であり，各々が複数の出力を有する複数の論理素子（ＬＥ）であ （なお，文中の「/」は，原文における改行箇所を示す。以下，同様である。）。 「集積回路設計の回路素子をエミュレートするように再構成可能であり，各々が複数の出力を有する複数の論理素子（ＬＥ）であって，そのＬＥに対応して与えられる複数の入力信号に応答する複数の出力信号を生成するように作動する論理素子，/上記複数のＬＥの選択されたものと動的に結合され，使用可能な状態において，オペレーティング・クロックの特定のクロック・サイクルにおいて，上記選択されたＬＥによってエミュレートされた回路素子の信号状態値の記録を捉え，走査バスに出力するように作動する部分走査レジスタ/を含むことを特徴とするエミュレーションシステムに使用される集積回路。」イ原告は，平成１３年１０月２６日付けで早期審査に関する事情説明書（以下「本件事情説明書」という。乙６）を提出するとともに，手続補正（以下「第１次補正」という。）をして特許請求の範囲について補正を行 - 8 -い，請求項の数も８とした（甲５８の２。その特許請求の範囲請求項１を「第１次補正請求項１」という。）。 (ｱ) 第１次補正請求項１は，以下のとおりである（下線部は補正箇所）。 「集積回路設計の回路素子をエミュレートするように再構成可能であり，各々が複数の出力を有する複数の論理素子（ＬＥ）であって，そのＬＥに対応して与えられる複数の入力信号に応答する複数の出力信号を生成するように作動する論理素子と；/オペレーティング・クロックの特定のクロック・サイクルにおいて選択されたＬＥのサブセットによってエミュレートされた回路素子の信号状態値の記録を捉え，且つ走査バスに出力する部分走査レジスタと；/オペレーティング・クロックの特定のクロック・サイクルにおいて，上記複数のＬＥ群と部分走査レジス ってエミュレートされた回路素子の信号状態値の記録を捉え，且つ走査バスに出力する部分走査レジスタと；/オペレーティング・クロックの特定のクロック・サイクルにおいて，上記複数のＬＥ群と部分走査レジスタと結合し，上記の選択されたＬＥのサブセットに排他的に且つ再構成可能に接続する再構成可能なネットワークと；/を含むことを特徴とするエミュレーションシステムに使用される集積回路。」(ｲ) 本件事情説明書には，以下の記載がある。 「本早期審査に関する事情説明書と同日に提出した手続補正書によって補正された請求項１乃至８は本願に対応する米国特許第６，２６５， ８９４ Ｂ１のクレーム１，３，５，６，９，１３，１６および２２にそれぞれ対応すると共に対応する２つの発明はその内容において同一関係にある。 本願の請求項１，５，７及び８は独立請求項である。請求項２乃至４は請求項１の従属項であり，また請求項６は独立請求項５の従属項である。 本願の請求項１，５，７及び８の構成要件として少なくとも次の２つ - 9 -を挙げている。 Ａ．再構成可能な論理素子（ＬＥ）によってエミュレートされる回路素子群の信号状態値を捉え且つ出力する部分走査レジスタＢ．部分走査レジスタを再構成可能な論理回路素子の選択されたサブセットに排他的に且つ再構成可能に結合させ，その時の対応する状態値を捕捉し且つ出力する再構成可能なネットワーク」ウ特許庁審査官は，平成１３年１２月１９日付けで，原告に対し，拒絶理由通知をした（甲５８の３）。同通知においては，請求項１ないし８につき，特開平８－０９５８１８号公報（拒絶理由通知で示された引用例１。 以下「引用例１」という。），特開平６－７７８１４号公報（引用例２）に記載されるごとく，ＦＰＧＡ（判決注；「fieldprogra き，特開平８－０９５８１８号公報（拒絶理由通知で示された引用例１。 以下「引用例１」という。），特開平６－７７８１４号公報（引用例２）に記載されるごとく，ＦＰＧＡ（判決注；「fieldprogrammablegatearray」の略語であり，現場でプログラム可能なゲートアレイ，の意。以下，単に「ＦＰＧＡ」という場合は，この意で用いる。）において各セルを走査してデータを収集しテストをすることは公知であるから進歩性を欠く，発明の詳細な説明の段落【０００８】，【００１２】において，「分離走査レジスタを，すなわち部分走査レジスタ１３５が」等と記載されているが，図１には１３５等が記載されていないから，特許法３６条４項の要件を満たさない，部分走査レジスタの意味及び構成が不明である，請求項１については「オペレーティング・クロックの特定のクロック・サイクル」とする「特定」とは具体的にどのクロックを指しているのか不明瞭である，請求項７については，段落【００２６】に「適切に分割された周波数を持つ走査クロックの適用」とは記載されているが，「適切に比例した走査クロック」とは発明の詳細な説明に記載されていない等のことから，特許法３６条６項１号，２号の要件を満たさない（拒絶理由（Ｃ１０））， - 10 -等との指摘がされた。 エ(ｱ) 原告は，平成１４年７月２日付けで意見書を提出し（甲５８の４，乙１８），同日付けで手続補正（以下「第２次補正」という。）をした（甲５８の５。その特許請求の範囲請求項１を「第２次補正請求項１」という。）。 第２次補正請求項１は，以下のとおりである（下線部は補正箇所）。 「集積回路設計の回路素子をエミュレートするように再構成可能であり，各々が複数の出力を有する複数の論理素子であって，上記論理素子に対応 補正請求項１は，以下のとおりである（下線部は補正箇所）。 「集積回路設計の回路素子をエミュレートするように再構成可能であり，各々が複数の出力を有する複数の論理素子であって，上記論理素子に対応して与えられる複数の入力信号に応答して複数の出力信号を生成するように作動する論理素子と，/エミュレーション・クロックのクロック・サイクルにおいて，選択された論理素子の部分集合によってエミュレートされた回路素子の信号状態値の記録を捉え，且つ走査バスに出力する部分走査レジスタと，/上記エミュレーション・クロックの上記クロック・サイクルにおいて，上記部分走査レジスタを上記選択された論理素子の部分集合のみに再構成可能に接続する，上記複数の論理素子と上記部分集合レジスタに結合した再構成可能なネットワークを含むことを特徴とするエミュレーションシステムに使用される集積回路。」(ｲ) また，原告が上記第２次補正と同日付けで提出した意見書（甲５８の４，乙１８）には，以下の記載がある。 「請求項１～４及び８に係る発明は，集積回路において，部分走査レジスタと，論理素子の部分集合のみを上記部分走査レジスタに再構成可能に接続する再構成可能なネットワークを含むことを特徴の一つとしています。・・・これら部分走査レジスタ及び再構成可能なネットワークにより，走査レジスタ１０８と同様に，『（作動エミュレーション・ク - 11 -ロックに比例して）適切に分割された周波数を持つ走査クロックを適用（【００２６】）』することにより，『ユーザーが負荷の多い再構成及び従来技術に固有の回路設計マッピングソフトの再コンパイルを必要とせずに，所与のクロック・サイクルに選択したＬＥのサブセットを動的に再構成して観察することを可能に』（【００２９】）するものです。 すなわち， 術に固有の回路設計マッピングソフトの再コンパイルを必要とせずに，所与のクロック・サイクルに選択したＬＥのサブセットを動的に再構成して観察することを可能に』（【００２９】）するものです。 すなわち，エミュレーション・クロックを適切に分周した走査（判決注；「操作」は誤記）クロックを部分走査レジスタに与えることにより，エミュレーション・クロックのそのクロック・サイクルにおいて，再構成可能なネットワークにより選択された論理素子の部分集合の信号状態値を，走査バスに出力するものであります。」（［意見の内容］１頁）「（１５）請求項７において『オペレーティング・クロックに適切に比例した走査クロック』を，『エミュレーション・クロックに対して適切に一定の割合で伸縮した走査クロック』と補正しました。詳細な説明では，『走査レジスタ』１０８の場合について，『適切に分割された周波数を持つ走査クロックの適用』（【００２６】）と記載しており，請求項７における部分走査レジスタの場合もこれと同様です。これで拒絶理由（Ｃ１０）は解消したものと確信いたします。」（［意見の内容］４頁）オ特許庁審査官は，平成１４年１２月１７日付けで拒絶査定をした（甲５８の６，乙１７）。 カ原告は，上記拒絶査定に対し，不服審判請求をした（不服２００３－４８３１号）。 キ原告は，平成１５年４月２３日付けで手続補正（以下「本件補正」といい，その特許請求の範囲請求項１を「本件補正後請求項１」という。）を - 12 -し，同日付けで手続補正書（方式）を提出した。その手続補正書（方式）には，以下のとおりの記載がある。〔乙１６の１，２〕「本願につき，本理由補充書と同日付の手続補正書により，請求項１乃至８を補正し，引用例１との相違点を明確にした。請求項１に係る発明によれば， ）には，以下のとおりの記載がある。〔乙１６の１，２〕「本願につき，本理由補充書と同日付の手続補正書により，請求項１乃至８を補正し，引用例１との相違点を明確にした。請求項１に係る発明によれば，部分走査レジスタが『選択された論理素子の部分集合によってエミュレートされた回路素子の複数の信号状態値の記録を，エミュレーション・クロックの１クロック・サイクルにおいて捉え』ることができる。実施例においては，図８ｂに示されている通り，動的再構成ネットワーク１３７によって『最大３２までのLE200状態値の選択サブセットを部分走査レジスタ１３５に再構成可能に経路指定することができる』（【００２７】）。したがって，『複数の信号状態値の記録』を捉えるために，エミュレーション・クロックを停止する必要はなく，エミュレーションを継続したまま『複数の信号状態値の記録』を捉えることができる。捉えられた『複数の信号状態値の記録』は，部分走査レジスタから走査バスへ出力することができる。・・・引用例１に開示された発明は，・・・つまり，複数の論理素子の複数の出力を１本のデータ線Ｓに出力する場合，システムクロックを一旦停止させて，複数の論理素子の行と列とを順次指定する必要がある。」本件補正後請求項１の記載は以下のとおりである。 「集積回路設計の回路素子をエミュレートするように再構成可能であり，各々が複数の出力を有する複数の論理素子であって，上記論理素子に対応して与えられる複数の入力信号に応答して複数の出力信号を生成するように作動する複数の論理素子と，選択された論理素子の部分集合によってエミュレートされた回路素子 - 13 -の複数の信号状態値の記録をエミュレーション・クロックの１クロック・サイクルにおいて捉え，且つ走査バスに出力する部分走査レジスタ 部分集合によってエミュレートされた回路素子 - 13 -の複数の信号状態値の記録をエミュレーション・クロックの１クロック・サイクルにおいて捉え，且つ走査バスに出力する部分走査レジスタと，上記エミュレーション・クロックのクロック・サイクルにおいて，上記部分走査レジスタを上記選択された論理素子の部分集合のみに再構成可能に接続する，上記複数の論理素子と上記部分走査レジスタに結合した再構成可能なネットワークを含むことを特徴とするエミュレーションシステムに使用される集積回路。」ク特許庁審判官は，原告に対し，平成１６年３月５日付けで，請求項１，４，５，７，８の「上記エミュレーション・クロックのクロック・サイクル」及び請求項４の「上記複数の～信号」の記載が不明であるとして，特許法３６条６項に定める要件を満たしていないとする拒絶理由通知をした（甲３１，乙３１）。 ケ原告は，平成１６年３月３０日付けで意見書を提出し（甲５８の７，乙３３），また，同日付けで手続補正をし，特許請求の範囲の記載を末尾添付の特許公報記載のとおりとする補正をした（甲５８の８，乙３２）。 コ特許庁審判官は，平成１６年６月２５日付け審決において，本件各発明を特許すべきものとした（甲５８の９）。 (5) 被告の行為被告は，業として，被告各製品の輸入及び販売を行っている。〔甲３，１８，４８〕。 (6) 被告各製品の構成（一部争いがある）ア被告各製品の構成及び動作は，別紙「被告各製品の構成及び動作の説明書」（以下「別紙構成説明書」という。）記載のとおりである（なお，争いのある部分に下線を付し，これについての被告の主張を被告の主張 - 14 -欄に記載した。）。 イ被告各製品におけるダイナミックプローブとは，訴外米国法人ＸＩ りである（なお，争いのある部分に下線を付し，これについての被告の主張を被告の主張 - 14 -欄に記載した。）。 イ被告各製品におけるダイナミックプローブとは，訴外米国法人ＸＩＬＩＮＸ社（以下「ザイリンクス社」という。）製のＦＰＧＡ製品であるＶｉｒｔｅｘ５又はＶｉｒｔｅｘ４（以下，両者をまとめて「Ｖｉｒｔｅｘ」という。）が備える「リードバック（Ｒｅａｄｂａｃｋ）」と呼ばれる機能（以下「リードバック機能」という。）を利用して，ＦＰＧＡにおける各論理素子から出力された信号の信号状態値を捕捉することによって，ＦＰＧＡの内部信号を観測可能にするツールである。 被告各製品におけるダイナミックプローブは，下記のとおりの構成を有する。 記 上記図において，「論理素子の論理状態：『０』または『１』の値を有するデータの集合として表される。」とされているのは，集積回路設計の回路素子をエミュレートする論理素子の論理状態を模式的に示したものである。リードバックキャプチャを実行することにより，まず，論理素 - 15 -子（ＣＬＢ）の論理状態の値が，コンフィギュレーションメモリに格納される（図の（Ａ））。次に，ＦＡＲレジスタにおけるフレームの指定に基づいて，コンフィギュレーションメモリに格納されたデータのうち，選択された論理素子に係るデータのみが，ＦＰＧＡ内部のレジスタであるＦＤＲＯ（「ＦｒａｍｅＤａｔａＲｅｇｉｓｔｅｒＯｕｔｐｕｔ」の略）において捉えられ，バス（ＳｅｌｅｃｔＭａｐインターフェイス）へと出力される（図（Ｂ－２）及び（Ｂ－３））。その際，ＦＤＲＯは，図中の「アドレス回路」を介して，コンフィギュレーションメモリ中の指定 において捉えられ，バス（ＳｅｌｅｃｔＭａｐインターフェイス）へと出力される（図（Ｂ－２）及び（Ｂ－３））。その際，ＦＤＲＯは，図中の「アドレス回路」を介して，コンフィギュレーションメモリ中の指定されたフレーム（及び当該フレームに対応する論理素子の部分集合）のみに接続される。〔当事者間に争いがない〕ウ被告各製品におけるフレキシブルプローブ（なお，被告製品３及び５については，原告はソフトウェアの更新によりフレキシブルプローブを追加可能であるとし，被告はこれを争っている。）とは，ＦＰＧＡの論理素子アレイ上に形成された，測定対象となる論理回路（以下「デザイン」という場合がある。）から出力された信号をプローブ（探査）するための特別の論理回路（以下「トレーサ」という場合がある。）を，コンパイルの時にＦＰＧＡの論理素子アレイ上に設けることによって，デザインから出力された信号を観測可能にする機能である。 被告各製品におけるフレキシブルプローブは，別紙構成説明書の第２「被告各製品の動作」１ないし３記載の態様で作動する（以下，それぞれ「フレキシブルプローブ実施態様Ⅰ」ないし「フレキシブルプローブ実施態様Ⅲ」という場合がある。なお，上記実施態様についても，原告の主張欄に下線を付した部分以外は当事者間に争いがない。）。 (7) 争いのない構成要件充足性 - 16 -被告各製品が，構成要件１Ａないし１Ｃ，５Ａないし５Ｃ，７Ａないし７Ｄ，７Ｈを充足することについては当事者間に争いがない。 また，構成要件１Ｆ，５Ｉについては，被告において明らかに争うことをしない。 (8) 本件訴訟に先立ち，原告は，東京税関長に対し，被告製品１ないし４につき，関税法６９条の１３第１項に基づく輸入差止めの申立てをし，被告は利害関係人と 被告において明らかに争うことをしない。 (8) 本件訴訟に先立ち，原告は，東京税関長に対し，被告製品１ないし４につき，関税法６９条の１３第１項に基づく輸入差止めの申立てをし，被告は利害関係人としてこれを争った。同手続において選任された専門委員３名は，被告各製品の構成要件充足性についての疎明に至っていないとし（甲６０〔平成２２年１１月１２日付け意見書〕，乙４６〔平成２２年１１月１１日付け意見書〕，乙５０〔平成２２年１１月１２日付け意見書〕），東京税関長は，平成２２年１２月６日，原告の申立てにつき不受理と決定した。 (9) 原告は，平成２２年１２月１５日付けで，本件訴訟を提起した。 ３ 争点(1) 被告各製品は本件各発明の技術的範囲に属するかア 「選択された論理素子の部分集合によってエミュレートされた回路素子」（構成要件１Ｄ，５Ｆ及び７Ｅ）の充足性イ 「エミュレーション・クロックの１クロック・サイクル」（構成要件１Ｄ，５Ｆ及び７Ｅ）の充足性ウ 「部分走査レジスタ」（構成要件１Ｄ，５Ｆ，７Ｅ及び７Ｆ）の充足性エ 「再構成可能なネットワーク」（構成要件１Ｅ，５Ｇ，５Ｈ及び７Ｇ）の充足性(2) 構成要件１Ｄ，５Ｆ，７Ｅ及び７Ｆの「部分走査レジスタ」につき，被告各製品についての均等侵害の成否 - 17 -(3) 被告各製品は本件発明３，４及び６の技術的範囲に属するか(4) 本件特許が特許無効審判により無効にされるべきものと認められるかア無効理由１（乙１〔米国特許第５７７４８９号公報。以下「乙１公報」という。〕を主引例とする進歩性の欠如）イ無効理由２（乙３４〔平成１１年（１９９９年）３月２１日ザイリンクス社作成の「VIRTEXTMConfigurationandReadBack(Ve という。〕を主引例とする進歩性の欠如）イ無効理由２（乙３４〔平成１１年（１９９９年）３月２１日ザイリンクス社作成の「VIRTEXTMConfigurationandReadBack(Version 1.0)」と題する書面。以下「乙３４文献」という。〕を主引例とする新規性または進歩性欠如：予備的主張１及び２）ウ無効理由３（サポート要件違反：予備的主張３の一部）エ無効理由４（実施可能要件違反：予備的主張３の残りの一部）(5) 間接侵害の成否被告各製品は，本件発明５及び６に係るエミュレーションシステムの「生産にのみ用いる物」（特許法１０１条１号）に当たるか(6) 損害発生の有無及びその額第３ 争点に関する当事者の主張 １ 争点(1)ア（「選択された論理素子の部分集合によってエミュレートされた回路素子」〔構成要件１Ｄ，５Ｆ及び７Ｅ〕の充足性）について〔原告の主張〕(1) 本件各発明の構成要件１Ｄ，５Ｆ及び７Ｅの「選択された論理素子」とは，結果ないし状態を規定するものであり，この「選択」がどのように行われるかを特に限定するものではない。 すなわち，「選択された論理素子の部分集合によってエミュレートされた回路素子」について，実施例では，論理素子アレイ１０２の下流に位置する動的再構成ネットワーク１３７が信号の選択を行っているから，エミュレー - 18 -ション実行後に，観測対象とする論理素子を選択する実施形態も含まれると解すべきである。 (2) 被告各製品におけるダイナミックプローブにおいては，「ＦＤＲＯ」及び「バス」（ＳｅｌｅｃｔＭａｐインターフェイス）は，それぞれ「部分走査レジスタ」及び「走査バス」に該当し，デザインがアクティブのとき，すなわちエミュレーションの実行中又は継続中に ，「ＦＤＲＯ」及び「バス」（ＳｅｌｅｃｔＭａｐインターフェイス）は，それぞれ「部分走査レジスタ」及び「走査バス」に該当し，デザインがアクティブのとき，すなわちエミュレーションの実行中又は継続中にリードバックキャプチャを実行できるから，構成要件１Ｄ，５Ｆ及び７Ｅを充足する。 (3) ●（省略）●(4) ●（省略）●〔被告の主張〕(1) 構成要件１Ｄ，５Ｆ及び７Ｅの「選択された論理素子」は，どのような内容を指すものか不明であるが，これは，エミュレーションに先立ち，エミュレーションを実行する論理素子の選択がされる構成に限定解釈すべきである。 すなわち，本件各発明は，①まず観測対象となる論理素子の部分集合の「選択」がされ，②選択された部分集合によって「エミュレート」され，③選択された部分集合の信号状態値が「捉え」られる（観測される）という順番で処理が行われることを要する。 (2) 被告各製品におけるダイナミックプローブにおいては，「選択された論理素子」の信号状態値ではなく，全ての論理素子の信号状態値がコンフィギュレーションメモリに格納され，また，論理素子の信号状態値を読み出す際に常にデザインクロックを止めるから，構成要件１Ｄ，５Ｆ及び７Ｅを充足しない。エミュレーションが実行中であることと，エミュレーション・クロックが停止するか否かは異なる概念である。 (3) ●（省略）● - 19 -(4) ●（省略）● ２ 争点(1)イ（「エミュレーション・クロックの１クロック・サイクル」〔構成要件１Ｄ，５Ｆ及び７Ｅ〕の充足性）について〔原告の主張〕(1) 構成要件１Ｄ，５Ｆ及び７Ｅには，エミュレーション・クロックを停止させるか否かについては何ら規定されていない。原告が，平成１５年４月２３日付けでした本件補正の際に ついて〔原告の主張〕(1) 構成要件１Ｄ，５Ｆ及び７Ｅには，エミュレーション・クロックを停止させるか否かについては何ら規定されていない。原告が，平成１５年４月２３日付けでした本件補正の際に提出した手続補正書（方式）（乙１６の２）において，引用例１には存在しない本件各発明の特徴点として述べたのは，複数のデータ入力線を有する部分走査レジスタを設けたことにより，複数の信号状態値を同時に捉えられる部分走査レジスタの存在であって，エミュレーション・クロックを一切停止させない構成が引用例１との相違点として必須であることではない。 (2) 「エミュレーション・クロックの１クロック・サイクルにおいて捉え，そして走査バスに出力する」における「１クロック・サイクル」とはクロックの連続した立ち上りエッジの間の期間を意味するものである。そして，本件各発明においてエミュレーション・クロックが停止する構成を除外していないことは本件明細書等の段落【００１１】の記載からも明らかである。仮にエミュレーション・クロックが一時的に停止したとしても，エミュレーションを再開できるような場合には構成要件１Ｄ，５Ｆ及び７Ｅにつき非充足とすべきではない。 (3) 構成要件１Ｄ，５Ｆ及び７Ｅにおいて，捉えた複数の信号状態値の記録を走査バスに出力する処理については，必ずしも１クロック・サイクルにおいて完了する必要はない。構成要件１Ｄ，５Ｆ及び７Ｅの文言は，「部分走査レジスタ」に該当する構成が各クロック・サイクルにおいてエミュレートさ - 20 -れた信号状態値の記録を漏れなく捉えて走査バスに出力することを意味するものである。 〔被告の主張〕(1) 原告は，平成１５年４月２３日に行った本件補正において，請求項１に「エミュレーション・クロックの１クロック・サ 漏れなく捉えて走査バスに出力することを意味するものである。 〔被告の主張〕(1) 原告は，平成１５年４月２３日に行った本件補正において，請求項１に「エミュレーション・クロックの１クロック・サイクルにおいて」との限定を加えている（本件補正後請求項１）。そして，同日付け手続補正書（乙１６の２）において，「引用例１との相違点を明確にした。」として，「したがって，『複数の信号状態値の記録』を捉えるために，エミュレーション・クロックを停止する必要はなく，エミュレーションを継続したまま『複数の信号状態値の記録』を捉えることができる。」と主張している。この主張が，引用例１との対比において主張されたものであることからすると，システムクロック（すなわちエミュレーション・クロック）を停止させる必要があるものは，本件各発明の技術的範囲から除外されるべきことを原告自身が認めているといえる。 また，原告は，第２次補正と同日である平成１４年７月２日付け意見書（乙１８）においても，「エミュレーション・クロックを適切に分周した走査（判決注；「操作は誤記」）クロックを部分走査レジスタに与えることにより，エミュレーション・クロックのそのクロック・サイクルにおいて，再構成可能なネットワークにより選択された論理素子の部分集合の信号状態値を，走査バスに出力するものであります。」と主張している。 出願経過における原告のかかる主張を考慮すれば，複数の信号状態値の記録を捉える際に，エミュレーション・クロックを停止する必要があるものは，本件各発明の技術的範囲に含まれないことになる。また，信号状態値の記録を捉える処理と走査バスへ出力する処理の両者がエミュレーション・クロッ - 21 -クの１クロック・サイクル内で完結しないものも，本件各発明の技術的範囲には含ま また，信号状態値の記録を捉える処理と走査バスへ出力する処理の両者がエミュレーション・クロッ - 21 -クの１クロック・サイクル内で完結しないものも，本件各発明の技術的範囲には含まれないことになる。 また，そもそも「クロック（信号）」とは，「イベントの同期化に使用される周期的な信号」（甲３０）とされているとおり，「周期的な信号」を意味するのであって，停止時間を含むような周期が不確定な信号は，「クロック（信号）」に含まれない。 (2) 被告各製品においてエミュレーション・クロックは停止する場合があるから，構成要件１Ｄ，５Ｆ及び７Ｅを充足しない。 ３ 争点(1)ウ（「部分走査レジスタ」〔構成要件１Ｄ，５Ｆ，７Ｅ及び７Ｆ〕の充足性）について〔原告の主張〕構成要件１Ｄ，５Ｆ，７Ｅ及び７Ｆの文言上，「部分走査レジスタ」は，選択された論理素子の部分集合によってエミュレートされた回路素子の信号状態値を記録することのできるものであれば足りるから，これを備える被告各製品は構成要件１Ｄ，５Ｆ，７Ｅ及び７Ｆを充足する。 本件明細書等の段落【００２８】及び【図８ｂ】において，「部分走査レジスタ」として複数のフリップフロップが鎖状に接続された構成が記載されているが，これらは，あくまでも「本発明の一実施形態」を記述しているものにすぎないから，構成要件１Ｄ，５Ｆ，７Ｅ及び７Ｆの「部分走査レジスタ」がその構成に限定される理由はない。 〔被告の主張〕本件各発明においては，単に「レジスタ」とは規定せず，あえて「部分走査レジスタ」と規定していること，原告は，本件特許の審査過程における本件事情説明書（乙６）において，複数のフリップフロップが鎖状に連結され - 22 -た構成を開示した６件もの文献について「走査レジスタ」を開示 こと，原告は，本件特許の審査過程における本件事情説明書（乙６）において，複数のフリップフロップが鎖状に連結され - 22 -た構成を開示した６件もの文献について「走査レジスタ」を開示したものとして挙げていること，本件各発明の技術分野において，「スキャン」，つまり，「走査」とは，複数のフリップフロップを鎖状に接続した構成においてテストを行うことを意味すること等を考慮すると，本件各発明における「部分走査レジスタ」とは，本件明細書の【図８ｂ】にあるとおり，集積回路の内部状態を可観測にすべく鎖状に連結された複数のフリップフロップを含む構成である，並列（パラレル）入力－直列（シリアル）出力のものを意味すると解すべきである。 ●（省略）● ４ 争点(1)エ（「再構成可能なネットワーク」〔構成要件１Ｅ，５Ｇ，５Ｈ及び７Ｇ〕の充足性）について〔原告の主張〕(1) 本件明細書等の段落【００１１】には，「回路素子のエミュレーションは，動的再構成ネットワーク１３７を動的再構成するために休止したり（しなかったり）する必要があるかもしれない」と記載されており，構成要件１Ｅ，５Ｇ，５Ｈ及び７Ｇに関して，エミュレーション・クロックが一時停止される場合もあり得ることが示唆されている。ここで「再構成可能に接続する」とは，「部分走査レジスタ」が，論理素子のある部分集合のみに係る信号状態値の記録を捉えることが可能な状態から，別の（又は同一の）部分集合のみに係る信号状態値の記録を捉えることが可能な状態へと構成することが（２度以上）可能であることを意味する。また，構成要件１Ｅにおける「エミュレーション・クロックの１クロック・サイクルにおいて」，「再構成可能に接続する」とは，上記意義を有する「接続」の「再構成」が，エミュレーション・クロックの１クロッ また，構成要件１Ｅにおける「エミュレーション・クロックの１クロック・サイクルにおいて」，「再構成可能に接続する」とは，上記意義を有する「接続」の「再構成」が，エミュレーション・クロックの１クロック・サイクルにおいて可能であることを意味 - 23 -するものである。 (2) 被告各製品のダイナミックプローブにおいては，コンフィギュレーションメモリ，ＦＡＲレジスタ，ＣＭＤ（Ｃｏｍｍａｎｄ）レジスタ，及びアドレス回路は，本件各発明の「再構成可能なネットワーク」に該当するから，構成要件１Ｅ，５Ｇ，５Ｈ及び７Ｇを充足する。 (3) フレキシブルプローブの実施態様Ⅰにおいては，再コンパイルをすることなく論理素子の部分集合の接続を変更しており，また，被告各製品におけるクロックの停止（乙２０の２）は一時停止にすぎず，その直前までエミュレーションは実行されていたから，構成要件１Ｅ，５Ｇ，５Ｈ及び７Ｇを充足する。 (4) ●（省略）●(5) ●（省略）●〔被告の主張〕(1) 本件明細書等の段落【００１１】の記載を考慮すると，「選択された論理素子の部分集合のみに再構成可能に接続する」とは，部分走査レジスタを，複数の論理素子のうち，ある部分集合のみに接続した状態から，他の部分集合のみに接続した状態へと繋ぎ替えることが可能であり，かつ，このような繋ぎ替えの際，集積回路を再コンパイルする必要がないことをいうと解すべきである。さらに，請求項１の記載から，「再構成可能なネットワーク」は，「エミュレーション・クロックの１クロック・サイクルにおいて」，部分走査レジスタを論理素子の部分集合に「再構成可能に接続する」ものでなければならない。 さらに，本件各発明は，デバッグ中にエミュレーションを継続したまま，エミュレーション・クロックを停 いて」，部分走査レジスタを論理素子の部分集合に「再構成可能に接続する」ものでなければならない。 さらに，本件各発明は，デバッグ中にエミュレーションを継続したまま，エミュレーション・クロックを停止する必要がない点に特徴を有する。 - 24 -以上をまとめると，「再構成可能なネットワーク」とは，①部分走査レジスタを，複数の論理素子のある部分集合のみに接続した状態から，他の部分のみに接続した状態へと繋ぎ替えるものであり，②上記①の繋ぎ替えを行う際に，集積回路を再コンパイルする必要がなく，かつ，③上記①の繋ぎ替えが，エミュレーションを継続したまま，エミュレーション・クロックを停止することなく，エミュレーション・クロックの１クロック・サイクルで行われる，という特徴を全て備えるものと解される。 本件各発明は，「部分走査レジスタ」が，複数の信号状態値の記録を捉え，走査バスに出力する処理（構成要件１Ｄ）と，「再構成可能なネットワーク」が，複数の論理素子と部分走査レジスタとの間を再構成可能に接続させる処理（構成要件１Ｅ）の両者が，どちらも「エミュレーション・クロックの１クロック・サイクルにおいて」完了するよう構成されている点に特徴を有する。上記繋ぎ替えがエミュレーション・クロックの１クロック・サイクルの時間内で完結しなければ，エミュレーション・クロックを停止せずに処理を続けることはできない。本件明細書等の段落【００１１】に記載されたエミュレーションを休止するような態様は，審査経過において原告がこれを除外したものと解されるものである。 (2) 被告各製品のダイナミックプローブにおいては，論理素子とコンフィギュレーションメモリとの間の繋ぎ替え処理がそもそも存在せず，ＦＤＲＯは全ての論理素子に繋がるから部分集合のみに接続するものでなく 2) 被告各製品のダイナミックプローブにおいては，論理素子とコンフィギュレーションメモリとの間の繋ぎ替え処理がそもそも存在せず，ＦＤＲＯは全ての論理素子に繋がるから部分集合のみに接続するものでなく，コンフィギュレーションメモリから状態値を読み出す際にはエミュレーション・クロックが停止されるから，構成要件１Ｅ，５Ｇ，５Ｈ及び７Ｇを充足しない。 (3) ●（省略）●(4) ●（省略）● - 25 -(5) フレキシブルプローブの実施態様Ⅲにおいては，ユーザーがトレーサのオン／オフを切換えるためには，エミュレーション・クロックを停止（原告のいう「休止」）させる必要がある。このときの停止前後におけるエミュレーション・クロック信号の立ち上がりエッジ間を「１クロック・サイクル」とは解し得ないから，同実施態様は構成要件１Ｅ，５Ｇ，５Ｈ及び７Ｇを充足しない。 ５ 争点(2)（構成要件１Ｄ，５Ｆ，７Ｅ及び７Ｆの「部分走査レジスタ」につき，被告各製品についての均等侵害の成否）について〔原告の主張〕(1) 被告は，「部分走査レジスタ」とは，複数のフリップフロップが鎖状に結合された特定の構成に限定されると主張するところ，これによると，被告各製品のレジスタが，「部分走査レジスタ」に該当しない可能性はある。 しかし，後記(2)以下において詳述するとおり，この場合も，①「部分走査レジスタ」は本件各発明の本質的部分ではなく，②「部分走査レジスタ」を被告各製品のレジスタに置き換えても，本件各発明の目的を達することができ，同一の作用効果を奏するものであって，③上記のように置き換えることに，本件各発明の属する技術の分野における通常の知識を有する者が，被告各製品の製造の時点において容易に想到することができたものであり，④被告各製品が，本 るものであって，③上記のように置き換えることに，本件各発明の属する技術の分野における通常の知識を有する者が，被告各製品の製造の時点において容易に想到することができたものであり，④被告各製品が，本件各発明の優先権主張日における公知技術と同一または当業者がこれから上記優先権主張日に容易に推考できたものではなく，かつ，⑤被告各製品が本件各発明の特許出願手続において特許請求の範囲から意識的に除外されたものに当たるなどの特段の事情もないため，被告各製品のレジスタは，本件各発明における「部分走査レジスタ」と均等というべきであり，したがって，均等侵害が成立する。 (2) 第１要件（非本質的部分性） - 26 -特許発明の本質的部分とは，明細書の特許請求の範囲に記載された構成のうち，当該特許発明特有の解決手段を基礎付ける技術的思想の中核をなす特徴的部分をいうと解される。 ●（省略）●したがって，本件各発明特有の解決手段を基礎付ける技術的思想の中核をなす特徴的部分は動的再構成可能ネットワークであって，「部分走査レジスタ」は本件各発明の本質的部分ではない。 なお，被告は，「部分走査レジスタ」は本件各発明の本質的部分に含まれる旨主張するが，「部分走査レジスタ」を具体的にどのように構成するかは当業者にとって自明であり，「部分走査レジスタ」の構成は本件各発明の本質的部分たり得ない。 (3) 第２要件（置換可能性）構成要件１Ｃにおいて「選択された論理素子の部分集合によってエミュレートされた回路素子の複数の信号状態値の記録をエミュレーション・クロックの１クロック・サイクルにおいて捉え，そして走査バスに出力する部分走査レジスタ」とされるとおり，本件各発明において「部分走査レジスタ」が果たす機能は，選択された論理素子 をエミュレーション・クロックの１クロック・サイクルにおいて捉え，そして走査バスに出力する部分走査レジスタ」とされるとおり，本件各発明において「部分走査レジスタ」が果たす機能は，選択された論理素子の部分集合によってエミュレートされた信号状態値の記録を捉え，走査バスに出力することである。 ●（省略）●そうすると，「部分走査レジスタ」を被告各製品におけるレジスタに置換しても，再コンパイルを行うことなくエミュレータ内の可視点を動的に変えることが可能となるという作用効果が奏されることに相違はない。 したがって，「部分走査レジスタ」を被告各製品のレジスタに置き換えても，本件各発明の目的を達することができ，同一の作用効果を奏するものである。 (4) 第３要件（置換容易性）●（省略）● - 27 -(5) 第４要件（対象製品等の公知技術との同一性または容易推考性）●（省略）●したがって，被告各製品は，本件各発明の優先権主張日における公知技術と同一または当業者がこれから上記優先権主張日に容易に推考できたものではない。 (6) 第５要件（意識的除外等の特段の事情）被告各製品が本件各発明の特許出願手続において特許請求の範囲から意識的に除外されたものに当たるなどの特段の事情は存在しない。 仮に被告が主張するように，本件特許の審査経過において，原告は，複数のフリップフロップが鎖状に連結された構成のみを挙げ，これらが本件各発明の「走査レジスタ」に相当することを認めていたとしても，複数のフリップフロップが鎖状に連結された構成以外の構成が意識的に除外されたと評価することはできない。 ●（省略）●よって，均等の第５要件も充足される。 〔被告の主張〕原告は均等侵害を主張するが，「部分 が鎖状に連結された構成以外の構成が意識的に除外されたと評価することはできない。 ●（省略）●よって，均等の第５要件も充足される。 〔被告の主張〕原告は均等侵害を主張するが，「部分走査レジスタ」が本件各発明の本質的部分に含まれることは明らかであるから，均等の第１要件を満たさず，均等侵害の主張は成り立たない。 ６ 争点(3)（被告各製品は本件発明３，４及び６の技術的範囲に属するか）について〔原告の主張〕(1) 本件発明３ア構成要件３Ａに規定する「トリガ回路」とは，所定の条件を満たす入力に応じて所定の動作（出力等）を行う回路をいうところ，被告各製品に - 28 -おいては，複数の論理素子を含むＤＵＴからの出力（信号状態値）とコンパレーターの値とに基づいて，トリガ信号（トリガ値）を生成するトリガ回路機構を含んでいる。 被告各製品は，構成要件１Ａ及び１Ｂに係る｢複数の論理素子」の複数の信号状態値の少なくとも一部に基づいてトリガ値を条件付きで生成するトリガ回路を含んでいるといえるから，構成要件３Ａを充足する。 イ構成要件３Ｂは，「請求項１に記載の集積回路。」であるところ，被告各製品が本件発明１の構成要件を充足することは前記のとおりである。 よって，被告各製品は構成要件３Ｂを充足する。 (2) 本件発明４ア被告各製品のＤＵＴ内の論理素子は，例えば，ＦＰＧＡからハードドライブ又はテストベンチへ信号を送信するため，多数の集積回路出力に接続されており，相互接続ネットワークを含むものである。被告各製品は，構成要件１Ａ及び１Ｂに係る複数の論理素子及び複数の集積回路出力に結合されたネットワークを含んでいるから，構成要件４Ａを充足する。 イ被告各製品に搭載されたＦＰＧＡの入力／出力タイルは，再コン ，構成要件１Ａ及び１Ｂに係る複数の論理素子及び複数の集積回路出力に結合されたネットワークを含んでいるから，構成要件４Ａを充足する。 イ被告各製品に搭載されたＦＰＧＡの入力／出力タイルは，再コンパイル可能命令セットに基づき，構成要件１Ａ及び１Ｂに係る複数の論理素子及び上記複数の集積回路出力に信号を経路指定するように作動する機能を含んでおり，構成要件４Ｂを充足する。 ウ構成要件４Ｃは「請求項１に記載の集積回路。」であり，被告各製品が本件発明１の構成要件を充足することについては前記のとおりである。 (3) 本件発明６構成要件６Ａは，構成要件３Ａと同様であり，構成要件６Ｂは「請求項５に記載のエミュレーションシステム」であるから，これらの充足性は前記 - 29 -のとおりである。 よって，被告各製品は本件発明６の技術的範囲に属する。 〔被告の主張〕本件発明３，４及び６は，いずれも本件発明１及び５に所定の構成要件を付加したものであるが，被告各製品は本件発明１及び５の構成要件を充足しないから，本件発明３，４及び６の技術的範囲に属しない。 ７ 争点(4)ア（無効理由１〔乙１公報を主引例とする進歩性の欠如〕）について〔被告の主張〕(1) 乙１公報（米国特許第５７７４８９号）に記載された発明（以下「乙１発明」という。）と本件発明１とを対比すると，以下の相違点１ないし３において相違し，その余については一致する。 （相違点１）捉えられる信号状態値が，全ての信号状態値であって，「選択された論理素子の部分集合」からの出力ではない点（相違点２）走査レジスタの出力先は走査バスであることが明記されていない点（相違点３）エミュレーション・クロックの１クロック・サイクルにおいて，部分走査レジスタを選択された 力ではない点（相違点２）走査レジスタの出力先は走査バスであることが明記されていない点（相違点３）エミュレーション・クロックの１クロック・サイクルにおいて，部分走査レジスタを選択された論理素子の部分集合のみに再構成可能に接続するネットワークを備えていない点(2) 上記相違点１について，乙２（片山勝ら「通信処理用エミュレータのプログラマブル信号プローブ法」１９９８年〔平成１０年〕１２月１０日発行。以下「乙２文献」という。）には，プログラマブルスイッチ部が８４ - 30 -０ｂｉｔの観測信号の中から１２８ｂｉｔを選択的に出力しＦＩＦＯに捉える技術（以下「乙２技術」という。）が記載されており，これを適用し得る。組み合わせの動機付けとしても，選択された論理素子の部分集合からの出力を観測する課題は周知である。 相違点２については，一般的な技術の採用にすぎず，格別のものではない。 相違点３については，乙２文献記載のプログラマブルスイッチ部は，本件発明１の再構成可能なネットワークに相当し，リアルタイムでプローブが可能であることから，当然エミュレーション・クロックの１クロック・サイクルと同等以上に早く動作する。そして，乙２技術は，再コンパイルの必要性を減少させる点で乙１発明と共通の課題を有するものである。 本件発明３ないし７は，本件発明１に周知慣用な構成を付加するなどしたものにすぎず，これらについても同様である。 (3) そうすると，本件特許は特許法２９条２項に規定する進歩性の要件を欠き，同法１２３条１項２号に定める無効理由を有し，特許無効審判により無効にされるべきものであるから，原告は，同法１０４条の３第１項により権利を行使することができない。 〔原告の主張〕(1) 乙１発明と本件発明１とにおいて，相違点１な を有し，特許無効審判により無効にされるべきものであるから，原告は，同法１０４条の３第１項により権利を行使することができない。 〔原告の主張〕(1) 乙１発明と本件発明１とにおいて，相違点１ないし３において相違し，その余については一致することは認める。 (2) 相違点１については，乙２文献に記載されていると被告が主張する乙２技術は，ＦＰＧＡ間の分岐点における信号をＦＰＧＡの外部からプローブするものであるから，乙１発明とは技術分野も技術的意義も異なる。 相違点２について，乙１公報には「コンテクストバス」の開示はあっても，「走査バス」の開示はないから，一般的な技術の採用ということはで - 31 -きない。 相違点３については，乙１発明は全ての信号状態値を捉えるものであるから，乙２技術を組み合わせるべき理由はなく，また，乙１発明に乙２技術を組み合わせることには回路設計上の阻害要因がある。 ８ 争点(4)イ（無効理由２〔乙３４文献を主引例とする新規性または進歩性欠如〕）について〔被告の主張〕(1) 仮に原告が主張するようにリードバック機能が本件各発明の技術的範囲に含まれるとする構成要件の拡張解釈が許され，かかる拡張解釈と同様に本件各発明の要旨が認定されるのであれば，以下のとおり，本件発明１は乙３４文献記載の発明（以下「乙３４発明」という。）と同一ということになり，特許法２９条１項３号の規定により特許を受けることができないものとなる。 ア乙３４文献には，集積回路設計の回路素子の動作を模倣する機能を有する，再構成可能なＦＰＧＡが記載されており，構成要件１Ａが記載されている。そして，乙３４文献には同記載のＦＰＧＡがＣＬＢを備えることが記載され（１６頁左欄５行等），ここで乙３７（平成１１年〔１９９９年〕ザイ 可能なＦＰＧＡが記載されており，構成要件１Ａが記載されている。そして，乙３４文献には同記載のＦＰＧＡがＣＬＢを備えることが記載され（１６頁左欄５行等），ここで乙３７（平成１１年〔１９９９年〕ザイリンクス社作成にかかる「TheProgrammableLogicDataBook」〔Version1.2〕と題する書面。以下「乙３７文献」という。）の３－７頁右欄の「ConfigurableLogicBlock」セクション及び３－８頁図４等の記載をみると，この各ＣＬＢは，複数の入力と複数の出力を有するＳｌｉｃｅを二つ含むことが知られていたものということができる。 よって，乙３４文献には，各々が複数の出力を有する複数のＣＬＢが - 32 -実質的に記載されていることになり，構成要件１Ｂが実質的に記載されているといえる。 イ構成要件１Ｃについては，乙３４文献には，ＣＬＢを備えることが記載されており，乙３７文献の３－７頁右欄の「Look-UpTables」セクション等に示されているとおり，各ＣＬＢは，ＬＵＴを含むことが知られていた。 よって，乙３４文献には，複数の入力信号に応答して複数の出力信号を生成するように作動するＣＬＢが実質的に記載されていることになり，構成要件１Ｃが実質的に記載されているといえる。 ウ乙３４文献には，リードバック機能を備え，ＦＤＲＯレジスタを備えるＦＰＧＡが記載されている。すなわち，乙３４文献には，ＦＤＲＯレジスタが，リードバック時にコンフィギュレーションメモリからフレームデータを読み込むための出力パイプラインステージであること（１２頁左欄１ないし３行），リードバックの際，ＦＤＲＯレジスタへ読み出されるフレームの開始アドレスがＦＡＲレジスタに設定されること（１７頁の図１４，同頁右欄１２ 出力パイプラインステージであること（１２頁左欄１ないし３行），リードバックの際，ＦＤＲＯレジスタへ読み出されるフレームの開始アドレスがＦＡＲレジスタに設定されること（１７頁の図１４，同頁右欄１２ないし１３行），ＳｅｌｅｃｔＭＡＰインターフェイスでリードバックを使用できること（１６頁左欄７ないし８行）等が記載されている。 よって，乙３４文献には，ＦＤＲＯレジスタが選択された論理素子の部分集合によってエミュレートされた回路素子の複数の信号状態値の記録をエミュレーション・クロックの１クロック・サイクルにおいて捉え，当該記録をＳｅｌｅｃｔＭＡＰデータバスへと出力していることになるので，構成要件１Ｄが記載されていることになる。 エ乙３４文献には，コンフィギュレーションメモリ，ＦＡＲ，ＣＭＤ，及びアドレス回路を備えることが記載されている。同文献には，リード - 33 -バックキャプチャを実行することにより，ＣＬＢの論理状態の値がコンフィギュレーションメモリにロードされること（１６頁左欄２ないし６行及び同頁左欄１４ないし１７行），ＦＤＲＯレジスタへ読み出されるフレームの開始アドレスがＦＡＲレジスタに設定されること（１７頁の図１４及び表１３，同頁右欄１２ないし１３行），ＲＣＦＧコマンドをＣＭＤレジスタにロードして，ＦＰＧＡをリードバック用に設定すること（１７頁右欄１７ないし１８行），所定の読込みヘッダでＦＤＲＯレジスタをアドレスすること（１７頁右欄１８ないし２０行）等が記載されている。したがって，コンフィギュレーションメモリ，ＦＡＲ，ＣＭＤ，及びアドレス回路を備えているといえる。 よって，乙３４文献には，構成要件１Ｅの「再構成可能なネットワーク」に該当する構成が記載されていることになる。 オ乙３４文献に明記はされていないが ＭＤ，及びアドレス回路を備えているといえる。 よって，乙３４文献には，構成要件１Ｅの「再構成可能なネットワーク」に該当する構成が記載されていることになる。 オ乙３４文献に明記はされていないが，ＦＰＧＡとは，そもそも，コンピュータハードウェアのエミュレータに使用されることを主な用途の一つとする集積回路である。 よって，乙３４文献には，構成要件１Ｆが実質的に記載されている。 カ以上のとおり，本件発明１の構成要件１Ａないし１Ｆは，乙３４文献に明示的に又は実質的に記載されていることになるので，本件発明１は乙３４発明と同一であり，特許法２９条１項３号に規定する新規性の要件を欠く。 そうすると，本件特許は同法１２３条１項２号に定める無効理由を有し，特許無効審判により無効にされるべきものであるから，原告は，同法１０４条の３第１項により権利を行使することができない。 (2) 本件発明１，３ないし７は，以下のとおり，乙３４発明に乙１発明を適用することにより，当業者が容易に発明をすることができたものであるから，特許法２９条２項の規定により特許を受けることができないものであ - 34 -る。 ア乙３４発明と本件発明１との対比は前記(1)のとおりであり，乙３４発明には構成要件１Ｂ，１Ｃ及び１Ｆについて明示的には記載されていないから，仮にこれらの点において乙３４発明と本件発明１とが相違するとしても，当該相違点にかかる技術的事項は乙１発明に開示されている。 乙３４発明と乙１発明はともに集積回路設計の回路素子をエミュレートするように再構成可能なＦＰＧＡに関するものであり，両者は技術分野が共通するので，乙３４発明に乙１発明を適用する動機付けが存在する。そして，乙３４発明に乙１発明を適用して，乙３４文献記載のＦＰＧＡのＣＬＢの各々が 可能なＦＰＧＡに関するものであり，両者は技術分野が共通するので，乙３４発明に乙１発明を適用する動機付けが存在する。そして，乙３４発明に乙１発明を適用して，乙３４文献記載のＦＰＧＡのＣＬＢの各々が複数の出力を有し（構成要件１Ｂ），複数の入力信号に応答して複数の出力信号を生成するように作動する（構成要件１Ｃ）ものとするとともに，そのＦＰＧＡをエミュレーションシステムに使用すること（構成要件１Ｆ）は，当業者が容易に想到し得たことである。 イ構成要件３Ａは，「上記論理素子に結合され，上記論理素子の上記複数の信号状態値の少なくとも一部に基づき，少なくとも１つのトリガ値を条件付きで生成するように作動するトリガ回路を更に含むことを特徴とする」とするところ，乙３４文献には，リードバックにおいてトリガが使用されることは記載されているが（同１６頁の図１３），その詳細までは記載されていない。そうすると，乙３４発明は，上記のほか，構成要件３Ａが記載されていないという点で本件発明３と相違するが，この点について乙１発明には構成要件３Ａの内容が開示されているから，乙３４発明に乙１発明を適用して，トリガ回路（構成要件３Ａ）を含むよう構成することは，当業者が容易に想到し得たものである。 ウ構成要件４Ａは，「上記複数の論理素子及び複数の集積回路出力に結 - 35 -合された相互接続ネットワークを更に含み，」であり，構成要件４Ｂは，「上記相互接続ネットワークは，上記相互接続ネットワークを構成する再コンパイル可能命令セットに基づき，上記複数の論理素子及び上記複数の集積回路出力に信号を経路指定するように作動することを特徴とする」である。乙３４文献にはこれらの構成について特段記載されていない。そうすると，乙３４発明は，上記の相違点のほか，構成要件４Ａ及 複数の集積回路出力に信号を経路指定するように作動することを特徴とする」である。乙３４文献にはこれらの構成について特段記載されていない。そうすると，乙３４発明は，上記の相違点のほか，構成要件４Ａ及び４Ｂが記載されていないという点で，本件発明４と相違する。しかし，乙１発明には，所定の命令セットに基づいて信号の経路指定をすることを除き構成要件４Ａ及び４Ｂが開示されている。また，所定の命令セットに基づいて信号の経路指定をすることは，エミュレーションシステムの技術分野においてごく一般的に行われている周知技術にすぎず，格別のものではないから，乙３４発明に乙１発明及び上記周知技術を適用して，相互接続ネットワーク（構成要件４Ａ及び４Ｂ）を含むよう構成することは，当業者が容易に想到し得たものである。 エ本件発明５は実質的に，本件発明１の集積回路を含むエミュレーションシステムであるが，集積回路を除いた構成要素については，周知慣用されている構成を付加したものにすぎない。また，本件発明６は，実質的に本件発明３の集積回路を含むエミュレーションシステムであるが，本件発明５と同様に，集積回路を除いた構成要素については，周知慣用されている構成を付加したものにすぎない。さらに，本件発明７も，実質的に本件発明１の集積回路を含むエミュレータ基板であり，本件発明５と同様に集積回路を除いた構成要素については，周知慣用されている構成を付加したものにすぎない。 よって，本件発明５ないし７も，乙３４発明に，乙１発明及び周知慣用技術を適用することによって，当業者が容易に想到し得たものである。 オ以上のとおり，本件発明１，３ないし７は，特許法２９条２項に規定 - 36 -する進歩性の要件を欠く。そうすると，本件特許は同法１２３条１項２号に定める無効理由を有し のである。 オ以上のとおり，本件発明１，３ないし７は，特許法２９条２項に規定 - 36 -する進歩性の要件を欠く。そうすると，本件特許は同法１２３条１項２号に定める無効理由を有し，特許無効審判により無効にされるべきものであるから，原告は，同法１０４条の３第１項により権利を行使することができない。 〔原告の主張〕ＦＰＧＡをエミュレーションに用いることは，ＦＰＧＡの利用態様として当然に予定されているものではない。乙３４文献にはエミュレーションシステムに係る記載が全く見られず，乙３４文献に記載のＦＤＲＯレジスタは，全てのデータを読み出すものであって，選択されたデータを読み出すものではない。また，リードバック機能を駆動するクロック信号はエミュレーション・クロックではないから，エミュレーション・クロックの１クロック・サイクルにおける制御を開示しない。 そうすると，これに基づき本件各発明が想到容易であるということはできず，特許無効審判により無効にされるべきものであるとはいえない。 ９ 争点(4)ウ（無効理由３〔サポート要件違反〕）について〔被告の主張〕原告は，本件各発明の解釈につき，「部分走査レジスタ」は，「選択された論理素子の部分集合によってエミュレートされた回路素子の複数の信号状態値の記録を捉えて，当該信号状態値を可観測にし得るレジスタを意味すると主張するが，仮に，原告の主張のとおりに本件各発明の要旨を認定した場合にはサポート要件を満たさないことになる。すなわち，本件明細書等の発明の詳細な説明の欄には，「部分走査レジスタ」の具体的な実施例として，鎖状に連結された複数のフリップフロップを含む構成についてのみ開示されているが，これ以外の構成については何ら記載されていない。そして，本件明細書等の記載や優先日当時の技 タ」の具体的な実施例として，鎖状に連結された複数のフリップフロップを含む構成についてのみ開示されているが，これ以外の構成については何ら記載されていない。そして，本件明細書等の記載や優先日当時の技術 - 37 -常識上，部分走査レジスタの具体的構成を，鎖状に連結された複数のフリップフロップを含む構成以外の構成にまで拡張解釈することが許される事情があるとは到底認められない。 そうすると，本件明細書等の発明の詳細な説明は，鎖状に連結された複数のフリップフロップを含む構成以外の構成についての裏付けを欠くため，特許法３６条６項１号に規定するサポート要件を満たしていないことになる。 よって，本件特許は特許法１２３条１項４号に定める無効理由を有し，特許無効審判により無効にされるべきものであるから，原告は，同法１０４条の３第１項により権利を行使することができない。 〔原告の主張〕否認ないし争う。鎖状に連結された複数のフリップフロップに限定する意図を有していないからこそ，「鎖状に連結された複数のフリップフロップ」ではなく「部分走査レジスタ」という文言を本件明細書等において使用しているものである。 したがって，被告の主張は前提を欠くというべきである。 １０ 争点(4)エ（無効理由４〔実施可能要件違反〕）について〔被告の主張〕本件各発明に係る特許において，「部分走査レジスタ」として，鎖状に連結された複数のフリップフロップを含む構成以外の構成を適用したときに，どのように部分走査処理を実現すればよいのかについて，本件明細書等の発明の詳細な説明には何ら記載がされていない。また，鎖状に連結された複数のフリップフロップを含む構成以外の構成で部分走査処理を実施することが，本件各発明の優先日当時，技術常識であったことを示す事情 発明の詳細な説明には何ら記載がされていない。また，鎖状に連結された複数のフリップフロップを含む構成以外の構成で部分走査処理を実施することが，本件各発明の優先日当時，技術常識であったことを示す事情 - 38 -も存在しない。したがって，本件明細書等の発明の詳細な説明の記載は，明細書による裏付けを欠く部分について，当業者が実施可能な程度に明確かつ十分に記載されているとはいえない。 そうすると，本件特許は平成１４年法律第２４号による改正前の特許法３６条４項に規定する実施可能要件を満たしておらず，同法１２３条１項４号に定める無効理由を有し，特許無効審判により無効にされるべきものであるから，原告は，特許法１０４条の３第１項により権利を行使することができない。 〔原告の主張〕否認ないし争う。前記９〔原告の主張〕と同様であり，被告の主張は前提を欠くというべきである。 １１ 争点(5)（間接侵害の成否）について〔原告の主張〕本件発明５及び６に関しては，被告各製品は，少なくとも本件発明５または６に係るエミュレーションシステムの「生産にのみ用いる物」に該当するため，被告が業として被告各製品の譲渡，輸入，貸渡し又は譲渡若しくは貸渡しの申出をする行為は，本件特許権を侵害するものとみなされる（特許法１０１条１号）。 〔被告の反論〕否認ないし争う。 １２ 争点(6)（損害発生の有無及びその額）について〔原告の主張〕被告は，業として被告各製品の輸入，販売及び貸渡し行為を行っており，被告が本件特許権の設定登録日である平成１６年８月２０日から本件訴え提 - 39 -起の日である平成２２年１２月１５日までに輸入，販売及び貸し渡した被告各製品の売上総額は，３２億円を下らない。 原告は特許法１０２条３項 成１６年８月２０日から本件訴え提 - 39 -起の日である平成２２年１２月１５日までに輸入，販売及び貸し渡した被告各製品の売上総額は，３２億円を下らない。 原告は特許法１０２条３項に基づき本件特許権の実施料相当額を損害額として賠償請求するものであるところ，本件特許権の実施料率は１０％を下らないから，被告の本件特許権侵害行為による原告の損害額は３億２０００万円を下らない。 さらに，原告は，被告の本件特許権侵害行為により本件訴訟を提起せざるを得なくなり，弁護士費用の支出を余儀なくされた。その額は，１０００万円を下らない。 上記を合計すると，被告による本件特許権の侵害による原告の損害額は３億３０００万円を下らない。 〔被告の主張〕否認ないし争う。 第４ 当裁判所の判断 １ 争点(1)ウ（「部分走査レジスタ」（構成要件１Ｄ，５Ｆ，７Ｅ及び７Ｆ）の充足性）について(1) 本件明細書等の記載内容本件特許に係る特許請求の範囲請求項１，３ないし７の内容は前記第２，２(3)記載のとおりであるところ，本件明細書等には，発明の詳細な説明及び図面として，以下の記載がある。 ア発明の詳細な説明「２．背景情報回路設計をエミュレートするエミュレーションシステムは，当分野では周知である。通常，従来のエミュレーションシステムは，汎用の統合デバッグ機能のないフィールド・プログラマブル・ゲートアレイ - 40 -（ＦＰＧＡ）を用いて形成されている。エミュレートされる回路設計は，回路設計の『公式的』記述をコンパイルするとともに，回路設計をＦＰＧＡの論理素子（ＬＥ）（組合せ論理ブロック （ＣＬＢ）としても知られる）上へに（判決注；ママ）マッピングすることによって，エミュレーションシステム上に『実 コンパイルするとともに，回路設計をＦＰＧＡの論理素子（ＬＥ）（組合せ論理ブロック （ＣＬＢ）としても知られる）上へに（判決注；ママ）マッピングすることによって，エミュレーションシステム上に『実現』される。これら汎用フィールド・プログラマブルゲートアレイは，そのエミュレーションシステムへの適用に関する限り，多くの不利な点を抱えている。第一に，ＦＰＧＡの内部にマップ化されている個々のノードにおける信号の状態が，直接的に観察できないということであり，これは，『隠された』ノードと呼ばれる。この『隠された』ノードにおける信号の状態を観察可能にするためには，信号をＦＰＧＡの外に出し，ロジック・アナライザに入れるＦＰＧＡの再構成が必要である。それには，膨大な時間を費やす再コンパイルを必要とする。加えて，検査システム，例えばロジック・アナライザによって観察可能（追跡可能）なポート／ノードに信号を持込むために，通常，多数のＦＰＧＡのＩ／Ｏ が占有される。 更に，経路選定すべき付加的信号により，信号経路選定の輻輳が増加される。最後に，時間に鋭敏なアプリケーションに関しては，読取りをトリガするイベントが検出される前に，信号をＦＰＧＡの外へ取出さなければならないので，あるイベントの発生に応答して信号が読取られるものとすると，『隠された』ノード上の信号が，正しい時刻に読取られたか否かを知ることは困難である。エミュレータが複雑化するにつれ，ＦＰＧＡのネットワーク及び相互接続した追跡も増加し，上記の問題は一層悪化する。監視追跡に要する時間が複雑化を伴いどこまでも増えるにつれ，エミュレーションが実行できる頻度は，容認できないレベルにまで減少する。」（段落【０００３】）「従って，必要とされるものは，一旦隠されたノードに容易にアク - 41 - も増えるにつれ，エミュレーションが実行できる頻度は，容認できないレベルにまで減少する。」（段落【０００３】）「従って，必要とされるものは，一旦隠されたノードに容易にアク - 41 -セスできるとともに，再構成の必要を減少させながら追跡することによって，許容できるエミュレーション頻度でエミュレーションすることを容易にする統合デバッグ機能を備えた再構成集積回路である。」（段落【０００４】）「発明の要旨本発明の教示に基づき，エミュレーションシステムに使用される統合デバッグ機能を備えた再構成集積回路（ＩＣ）が説明される。特に，本発明の第１実施形態によれば，集積回路は，複数の出力及び部分走査レジスタを各々有する複数の論理素子（ＬＥ）を含むものとして説明される。複数のＬＥは，ＬＥに対応して与えられる複数の入力信号に応答し複数の出力信号を生成するように作動する。部分走査レジスタは，ＬＥの選択された１つに再構成可能に結合され，使用可能とされた場合には，オペレーティング・クロックの特定クロック・サイクルにおいて，選択されたＬＥによりエミュレートされた信号状態値回路素子の記録を捉えて走査バスに出力するよう作動し，そこにおいて，部分走査レジスタは，オペレーティング・クロックに適切に比例した走査クロックの印加により使用可能とされる。」（段落【０００５】）「図１を参照すると，本発明の教示を組み込んだ再構成集積回路１００の例に関するブロック図が示されている。以下の説明から明らかになるように，再構成回路１００は，本発明の教示を除き，本技術分野において周知である多数の再構成回路のいずれをも意味するように意図されている。例えば一実施形態では，再構成回路１００は，本発明の教示を組み込んで強化された再構成回路である。本発明の一実施形態によ 野において周知である多数の再構成回路のいずれをも意味するように意図されている。例えば一実施形態では，再構成回路１００は，本発明の教示を組み込んで強化された再構成回路である。本発明の一実施形態によれば，再構成回路１００は，単一の集積回路に配置され，機能強化されたＬＥ１０２のアレイを含む。機能強化されたＬＥ１０２は，種々の回路設計素子を『実現』するために使用され，革新的なデ - 42 -バッグ特性を含む。」（段落【０００７】）「加えて，更に有利なことに再構成回路１００は，機能強化されたＬＥ１０２に結合された，オンチップのコンテキスト・バス１０６，走査レジスタ１０８，及びトリガ回路素子１１０を含んでいる。以下に更に詳細に開示するように，コンテキスト・バス１０６は，ＬＥに値を入力し，更に，そこから値を出力するために用いられ，これに対し，走査レジスタ１０８及びトリガ回路素子１１０は，各々，追跡データ履歴，及びトリガ入力を，再構成回路１００に対し出力するのに用いられる。本発明の教示に従い，以下により完全に説明するように，再構成回路１００は，動的再構成ネットワーク１３７及び部分走査レジスタ１３５を含むことが示されているが，これらは再構成回路１００の選択論理素子１０２の部分的追跡履歴を選択的に出力するのに用いられる。すなわち，回路中に静的に規定された『見える』ノードからの走査出力のみのために備えられた（又は，『隠された』ノードを見るために再コンパイルとＩ／Ｏリソースの割振りを必要とされる）従来技術のエミュレータ回路とは異なり，再構成回路１００は，動的再構成ネットワーク１３７及び機能強化された論理素子アレイ１０２内のどの追跡／ノードにも，再コンパイルを必要とせずに動的可視性を与える部分走査レジスタ１３５を含んでいる。」（段落【０ １００は，動的再構成ネットワーク１３７及び機能強化された論理素子アレイ１０２内のどの追跡／ノードにも，再コンパイルを必要とせずに動的可視性を与える部分走査レジスタ１３５を含んでいる。」（段落【０００８】）「本発明の一実施形態では，再構成回路１００は，メモリーを備えた回路設計をエミュレートするために再構成回路１００の使用を容易とするメモリー１１２を含んでいる。一実施形態では，再構成回路１００のピン１１３は，入力又は出力に用いることができる。また，図示され一（判決注；ママ）実施形態例によれば，再構成回路１００は，図示されるように，ＬＥ，メモリー１１２，及びＩ／Ｏピン１１３を - 43 -相互接続するためのＬＥ相互クロスバー（つまり，ｘ－バー）ネットワーク １０４を含んでいる。一実施形態では，再構成回路１００は，再構成回路１００を，他の再構成集積回路や『ホストシステム』（図示せず）のようなものと相互接続するための，第１ステージ・クロスバー・ネットワーク１１４ａ―１１４ｂに『２つのコピー』を含んでいる。」（段落【０００９】）「更に動的再構成ネットワーク１３７のコンテキストで，動的再構成可能と言う用語は，回路素子のエミュレーションは，動的再構成ネットワーク１３７を動的再構成するために休止したり（しなかったり）する必要があるかもしれないが，エミュレーションは，その最初から再スタートさせる必要が無いという意味を意図している。更に具体的には，動的再構成ネットワーク１３７の再構成には，再コンパイルが不必要であるが，相互接続ネットワーク１０４は，再コンパイルを必要とし，これは先に述べたように時間のかかるプロセスである。従って，動的再構成ネットワーク１３７が，ＬＥ１０２領域における，他の方法では隠されているノードが，エミュレー ク１０４は，再コンパイルを必要とし，これは先に述べたように時間のかかるプロセスである。従って，動的再構成ネットワーク１３７が，ＬＥ１０２領域における，他の方法では隠されているノードが，エミュレータ及び／又はエミュレートされる回路の高速デバッグを容易にするために（部分走査レジスタ１３５を介して）アクセスすることにより，効率的な手段を提供することは，当業者であれば予測できるであろう。」（段落【００１１】）「示されるように，図１１は，再構成回路１１００のブロック図を示す。当業者は，再構成回路１１００が，再構成回路１００のブロック図に非常に似ていることが認識できよう。すなわち，再構成回路１１００は，ＬＥ１０２のアレイ，メモリー１１２，動的再構成ネットワーク１３７，及びトリガ回路素子１１０を備え，図示されたように，各々が通信可能なように結合されている。しかし，再構成回路１１０ - 44 -０が，全ての追跡／ノード活動，又は単に選択したそのサブセットのみを徹底的に監視するために，マルチプレクサ１１０６と関連した１つの走査レジスタ１１０８しか必要としない点で再構成回路１００と識別可能である。すなわち，分離した部分走査レジスタ１３５と（徹底的）走査レジスタ１０８とを採用する代わりに，再構成回路１１００は，徹底的走査モードで全追跡／ノードの出力を，又は部分走査モードで，追跡／ノードの選択されたサブセットの出力を，走査レジスタ１１０８に選択的に供給するマルチプレクサ１１０６を使用する。換言すれば，走査レジスタ１１０８は，図１の走査レジスタ１０８として全体を使用することも，図１の部分走査レジスタ１３５として部分的に使用することもできる。」（段落【００１３】）「ここで，図２に目を向けると，図１の再構成回路に用いるのに適し レジスタ１０８として全体を使用することも，図１の部分走査レジスタ１３５として部分的に使用することもできる。」（段落【００１３】）「ここで，図２に目を向けると，図１の再構成回路に用いるのに適した機能強化されたＬＥのアレイの例のブロック図が，本発明の実施形態により示されている。図に示すように，ＬＥアレイ１０２は，本発明の機能強化された複数のＬＥ２００を含む。例えば，一実施形態では，ＬＥアレイ１０２は，１２８のＬＥ２００を含む。当業者であれば，以下により詳細に説明する関連読み出し／書き込み及び制御回路の増減に応じて，より大きな又はより小さいＬＥ２００のアレイを使用できることが理解できよう。図２に示すように各ＬＥ２００は，多入力単出力真理表２０２，一対のマスター－スレーブ・ラッチ２０４－２０６，出力マルチプレクサ２０８，入力マルチプレクサ２１２，及び制御ロジック２１４を含み，図のように各々が互いに結合されている。」（段落【００１５】）「また，各ＬＥ２００も，多数のエミュレ－ション・クロック又はデバッグ・クロック（ＬＤ）を，選択的にマスター－スレーブ・ラッチ２０４－２０６に提供するクロック選択マルチプレクサ２１６ａ－ - 45 -２１６ｃを含んでいる。好もしくは，このエミュレ－ション・クロックは，他の論理素子２００を使用した構造化エミュレ－ション・クロックを含むものである。図示した実施形態では，この『構造化』エミュレ－ション・クロックは，真理表２０２のＩ０を通じて利用可能になる。エミュレ－ション・クロックの１つは，正常作動時にマスター－スレーブ・ラッチ２０４－２０６に提供され，一方，デバッグ・クロック（ＬＤ）は，デバッグ時に供給される。クロック選択は，ＣＴＸ信号によって制御される。最後に，ＬＥ２００は，選択出力をＬＥ マスター－スレーブ・ラッチ２０４－２０６に提供され，一方，デバッグ・クロック（ＬＤ）は，デバッグ時に供給される。クロック選択は，ＣＴＸ信号によって制御される。最後に，ＬＥ２００は，選択出力をＬＥ相互 Ｘ－バー・ネットワーク１０４及びオンチップ・デバッグ機能体に出力するバッファー２１４ａ，及び選択出力を再構成回路１００の外で直接観察するために，コンテキスト・バス１０６に出力するバッファー２１４ｂを含んでいる。」（段落【００１８】）「簡単に図４ａ－４ｂを参照するが，ここではＬＥを相互接続するためのＬＥ相互クロスバー・ネットワーク１０４，メモリー及び入出力（Ｉ／Ｏ）ピンの一実施形態を示する（判決注；ママ）。特に，図４ａ及び４ｂは，１２８のＬＥ２００を相互接続するＬＥ相互クロスバー・ネットワーク１０４の一実施形態を図示する。当業者は本発明の精神と範囲を逸脱することなく，より大きいあるいはより小さいＬＥ相互クロスバー・ネットワークを採用し得ることが理解できよう。 図示された実施形態図に関して，４ａに示すように，ＬＥ相互クロスバー・ネットワーク１０４は，４つのサブネットワーク２２０を含む。 最初の２つのサブネットワークであるサブネット０とサブネット１とは，７２の信号経路として使用され，一方，残る２つのサブネットワークであるサブネット２とサブネット３とは，６４の信号経路として使用される。」（段落【００２１】）「各サブネットワーク２２０は，第一ステージにおける，９又は８ - 46 -の８―８クロスバー２２０，第二ステージにおける，９－２０又は８－２０のクロスバー２２４又は２２６，第三ステージにおける，２０の８－８クロスバー２２８のいずれかを含む３ステージのクラウス（Ｃｌａｕｓ）ネットワークである。各ステージは，周知の『バタフ ２０又は８－２０のクロスバー２２４又は２２６，第三ステージにおける，２０の８－８クロスバー２２８のいずれかを含む３ステージのクラウス（Ｃｌａｕｓ）ネットワークである。各ステージは，周知の『バタフライ』方式で相互に結合される。」（段落【００２２】）「更に詳細にＬＥ相互クロスバー・ネットワーク１０４を説明するために，前に挙げた参照文献として援用した米国特許第５，５７４，３８８号を参照する。 また，簡単に図５を参照するが，ここでは再構成集積回路を，他の再構成集積回路及び『ホスト』コンピュータ（図示せず）に相互接続するための再構成回路相互クロスバー・ネットワーク１１４ａ－１１４ｂの一実施形態を示す。図に示すように，図の実施形態では，再構成回路相互クロスバー・ネットワーク・ステージ０ １１４ａ－１１４ｂは，再構成集積回路の６４のＩ／Ｏ信号を，再構成集積回路を他の再構成集積回路及び『ホスト』コンピュータに相互接続するクラウス・ネットワークの次のステージに結合するための４組の１６－１６クロスバー２３０を含む。クロスバー・ネットワーク・１１４ａ－１１４ｂを更に説明するために，また前に挙げた参照文献として援用した米国特許第５，５７４，３８８号を参照する。」（段落【００２３】）「図８ａは，全ＬＥ２００の追跡データの全走査を出力するための走査レジスタ１０８の一実施形態を示す。図８で示される一実施形態例によれば，走査レジスタ１０８には，８つのフリップフロップの１６セットと，８つのマルチプレクサ２４４（すなわち，１２８のＬＥ２００が設けられている）の１５セットがあり，マルチプレクサ２４４は，フリップフロップ２４２のセットの間に配置されている。フリップフロップ２４２第０セットは，８つのＬＥ２００の第１群に結合 - 47 -している。 セットがあり，マルチプレクサ２４４は，フリップフロップ２４２のセットの間に配置されている。フリップフロップ２４２第０セットは，８つのＬＥ２００の第１群に結合 - 47 -している。マルチプレクサ２４４第０セット２４４第０セット（判決注；ママ）は，フリップフロップ２４２第０セットと論理素子２００との第２群に結合している。フリップフロップ２４２第１セットは，マルチプレクサ第０セットと結合しており，以下同様である。フリップフロップ２４４（判決注；「２４２」は誤記）第０セットは，ＬＥ２００の出力を順次受けては伝播する。マルチプレクサ２４２第０セットも，フリップフロップ２４２第０セットの出力又は８つのＬＥ２００の第２群の出力を連続的に提供する。フリップフロップ２４２第１セットは，マルチプレクサ２４４第０セットからの入力を，順次シーケンシャル的に伝搬する。フリップフロップ２４２のセットは，走査クロックに制御されるが，マルチプレクサ２４４のセットは，走査制御信号によって制御される。従って，（作動エミュレーション・クロックに比例して）適切に分割された周波数を持つ走査クロックを適用し，マルチプレクサ２４４のセットに適切な走査制御信号を選択的に適用することにより，クロック・サイクルにおける１２８全てのＬＥ２００のスナップショットを再構成可能回路１００から順次，走査して得ることができる。」（段落【００２６】）「図８ｂに目を向け，本発明の教示に基づき，部分走査レジスタ１３５及び動的再構成ネットワーク１３７の統合デバッグ機能体（判決注；ママ）を更に詳細に説明する。図８ｂに示すように，動的再構成ネットワーク１３７は，複数のＬＥ２００と結合した複数の４：１マルチプレクサ５０２を含む。図示した一実施形態例によれば，動的再構成ネットワーク１３ 更に詳細に説明する。図８ｂに示すように，動的再構成ネットワーク１３７は，複数のＬＥ２００と結合した複数の４：１マルチプレクサ５０２を含む。図示した一実施形態例によれば，動的再構成ネットワーク１３７は，１２８のＬＥ２００出力に結合した３２の４：１マルチプレクサを含む。従って，動的再構成ネットワーク１３７によって，ユーザーは，最大３２までのＬＥ２００状態値の選択サブセットを部分走査レジスタ１３５に再構成可能に経路指定するこ - 48 -とができる。」（段落【００２７】）「本発明の一実施形態によれば，部分走査レジスタ１３５は，８つのフリップフロップ５６２の４セットと，フリップフロップ５６２のセットの間に８つのマルチプレクサ５６４の３セットを含む。図１の一実施形態例に示すように，部分走査レジスタ１３５は，動的再構成ネットワーク１３７からの入力を受けて走査（判決注；「操作」は誤記）バス１３９に出す。特に，全走査レジスタ１０８とは異なり，部分走査レジスタ１３５は，選択したＬＥ２００のサブセット（例えば４分の１）の状態値を走査バス１３９に出力する。全走査レジスタ１０８と部分走査レジスタ１３５とが出力として走査バス１３９を分かち合う範囲で，走査コントロール１４２及び走査クロック１４０が，どちらの走査（判決注；「操作」は誤記）レジスタを活動状態にするかを選択的に制御する。特に，図示した一実施形態例によれば，ＬＥアレイ１０２内のユーザー選択のＬＥ２００を部分走査できるようにするためには，ユーザーは，走査コントロール１４２及び走査クロック１４０で部分走査レジスタ１３５を活動状態にするが，ＬＥアレイ１０２内のＬＥ２００全てを全走査できるようにするには，走査コントロール１４２及び走査クロック１４０信号で全走査レジスタ１０８を活動状態に ４０で部分走査レジスタ１３５を活動状態にするが，ＬＥアレイ１０２内のＬＥ２００全てを全走査できるようにするには，走査コントロール１４２及び走査クロック１４０信号で全走査レジスタ１０８を活動状態にする。しかし，当業者であれば，どちらの活動された走査（判決注；「操作」は誤記）レジスタを採用するかを決定する代替的な方法を認識できるであろう。例えば，本発明の代替的一実施形態において，走査レジスタ１０８と部分走査レジスタ１３５のどちらかは，単に走査クロック１４０の各々を希望のレジスタ，すなわち全走査レジスタ１０８又は部分走査レジスタ１３５に適用することで選択される。かくして本発明はその精神と範囲とを逸脱することなく，このような変形例を推測できる。」（段落【００２８】） - 49 -「このように，当業者は動的再構成ネットワーク１３７及び部分走査レジスタ１３５が再構成回路１００に新しいレベルの自由度を与え，ユーザーが負荷の多い再構成及び従来技術に固有の回路設計マッピングソフトの再コンパイルを必要とせずに，所与のクロック・サイクルに選択したＬＥのサブセットを動的に再構成して観察することを可能にするのである。更に全てのＬＥの状態値における完全なセットを観察する必要があるときには，再構成回路１００は革新的な全走査レジスタを与えられるのである。本発明によれば，統合デバッグ機能を備えた再構成集積回路が得られるので，エミュレーションシステムのユーザーは，あるクロック・サイクルには，ＬＥアレイ１０２のＬＥのサブセットを観察することを選択することもでき，他のクロック・サイクルには，ＬＥアレイ１０２を構成する全てのＬＥの状態値をも全走査して観察することも選択できる。」（段落【００２９】）「図９を参照すれば，トリガ入力を出力するためのトリガ回 き，他のクロック・サイクルには，ＬＥアレイ１０２を構成する全てのＬＥの状態値をも全走査して観察することも選択できる。」（段落【００２９】）「図９を参照すれば，トリガ入力を出力するためのトリガ回路素子１１０の一実施形態例のブロック図が示されている。示されるように図の実施形態では，トリガ回路素子１１０は，各コンパレーター・レジスタ回路２６０から各々１つ，４つのトリガ出力を生成する４つのコンパレーター・レジスタ回路２６０を含んでいる。各コンパレーター・レジスタ回路２６０は，信号パターンを記憶するパターン・レジスタ２６２と，ＬＥからの出力とパターン・レジスタ２６２の記憶されている内容とを比較する相等性コンパレーター２６４とを含んでいる。一実施形態では，信号パターンは，ＬＥあたり２ビットから成り，ハイ，ロー，及びコード化不要の値を採ることができる。記憶パターンが検出されると，常に，再構成回路１００外のトリガへの入力が生成される。換言すれば，図示した一実施形態では，４つのＬＥ内部状態事象が同時にモニターできる。」（段落【００３０】） - 50 -「図１０は，本発明の一実施形態による，本発明の教示を組み込んだエミュレーションシステム１０００の例のブロック図である。図１１のエミュレーションシステムの図示した例によれば，エミュレータ１０６０と結合して通信できるホストシステム１０２０を含むエミュレーションシステム１０００が示される。図示されるように，エミュレータ１０６０は，エミュレーションアレイ・相互接続ネットワーク１０８０，構成回路１２２０，及びホストインターフェイス１２４０を含んでおり，図のように通信できるように結合している。本発明の教示に従えば，エミュレーションアレイ・相互接続ネットワーク１０８０は，本発明の動的再構成集 ２２０，及びホストインターフェイス１２４０を含んでおり，図のように通信できるように結合している。本発明の教示に従えば，エミュレーションアレイ・相互接続ネットワーク１０８０は，本発明の動的再構成集積回路１２２０ａ―１２００ｎを含んでおり，回路設計を組み立てる前に特定の回路設計をエミュレートして『実現する』ようプログラムできるように構成された複数のＬＥ含んでいる（判決注；ママ）。更に詳細に説明すれば，革新的な動的再構成集積回路１２２０ａ―１２００ｎによって，選択ＬＥの状態値のサブセット，前述の時間のかかる再コンパイル法，もしくは従来技術に典型的な従来技術の走査レジスタからの全走査出力を選択的に出力する経路選定ネットワークを，エミュレーションシステムのユーザーが，部分走査レジスタ経由で制御することが可能になる。従って，エミュレーションシステム１００のように，本発明の革新的な特徴を組み込んだエミュレーションシステムを使えば，設計マッピングプログラムのように，複雑な回路設計ではしばしば何日もかかる方法で回路を変えたり，再コンパイルする方法を使ったりせず，このエミュレーションシステムのユーザーは，エミュレータ内の可視点を動的に変えることが可能になる。」（段落【００３１】）イ図面の簡単な説明【図１】本発明の再構成集積回路の主要機能ブロックを示す。 - 51 -【図２】図１のＬＥアレイの一実施形態を図示し，かつ機能強化されたＬＥの一実施形態を示す。 【図４ａ】図１のＬＥ相互クロスバー・ネットワークの一実施形態を示す。 【図５】再構成回路相互クロスバー・ネットワーク・ステージ０の一実施形態を示す。 【図８ａ】図１の集積回路で用いるのに適した全走査レジスタの一実施形態を示す。 【図８ｂ】本発明の一実施形態による，図１ 】再構成回路相互クロスバー・ネットワーク・ステージ０の一実施形態を示す。 【図８ａ】図１の集積回路で用いるのに適した全走査レジスタの一実施形態を示す。 【図８ｂ】本発明の一実施形態による，図１の集積回路で用いるのに適した，本発明の教示による，例示的な動的再構成集積回路及び部分走査レジスタのブロック図である。 【図９】図１の集積回路で用いるのに適したトリガ回路の一実施形態を示す。 【図１０】本発明の教示を組み込み，本発明の一実施形態によるエミュレーションシステム例のブロック図である。 ウ図面 - 52 -【図１】 【図２】 【図４ａ】 - 53 - 【図５】 - 54 - 【図８ａ】 - 55 - 【図８ｂ】 - 56 - 【図９】 - 57 - 【図１０】 - 58 - (2) 前記第２，２(3)及び上記(1)の記載によれば，本件各発明は，開発，設計した集積回路の動作を実証するため，当該回路と等価な回路を再構成可能な集積回路上に模擬的に再現（エミュレート）し，外部から試験的な信号を入力して回路を動作させ，出力信号の状態を調べること等を通じて回路に不具合がないかの検証をすることが行われるものであるが（段落【０００３】），従来の再構成可能な集積回路においては，再構成可能な集積回路中の節々の点である各ノードの信号の状態が直接的に観察できないものであり，その観察のためにはプログラムの再コンパイルが必要なことや，信号の取り出しが入出力ポート（Ｉ／Ｏ）を占有して行われることなどにより，本来の動作が妨げられ，監視追跡 が直接的に観察できないものであり，その観察のためにはプログラムの再コンパイルが必要なことや，信号の取り出しが入出力ポート（Ｉ／Ｏ）を占有して行われることなどにより，本来の動作が妨げられ，監視追跡時間が増大するといった問題があった（段落【０００３】，【０００４】）ところ，その課題を解決するため，集積回路設計の回路素子をエミュレートするための複数の論理素子を備えるとともに，再構成可能なネットワーク及び部分走査レジスタを設け，再構成可能なネットワークにより複数の論理素子の全部のうちの一部を部 - 59 -分集合として選択した上で，当該部分集合を部分走査レジスタに再構成可能に接続するようにし，エミュレーション・クロックの１クロック・サイクル単位で複数の論理素子の信号状態値を捉えることができるようにした発明である，と認められる。 (3) 構成要件１Ｄ，５Ｆ，７Ｅ及び７Ｆにおける「部分走査レジスタ」の意義構成要件１Ｄ，５Ｆ，７Ｅ及び７Ｆには，それぞれ走査バスに信号状態値を出力する「部分走査レジスタ」との記載があるところ，本件各発明の請求項には「部分走査レジスタ」と対比すべきそれ以外のレジスタについての記載はなく，本件明細書等の発明の詳細な説明にも，「部分走査レジスタ」ないし「走査レジスタ」についての定義はない。加えて，「部分走査レジスタ」の意味を技術常識に照らし明らかにする証拠もない。 本件明細書等には，前記(1)のとおり，「分離した部分走査レジスタ１３５と（徹底的）走査レジスタ１０８とを採用する代わりに，再構成回路１１００は，徹底的走査モードで全追跡／ノードの出力を，又は部分走査モードで，追跡／ノードの選択されたサブセットの出力を，走査レジスタ１１０８に選択的に供給するマルチプレクサ１１０６を使用する １１００は，徹底的走査モードで全追跡／ノードの出力を，又は部分走査モードで，追跡／ノードの選択されたサブセットの出力を，走査レジスタ１１０８に選択的に供給するマルチプレクサ１１０６を使用する。換言すれば，走査レジスタ１１０８は，図１の走査レジスタ１０８として全体を使用することも，図１の部分走査レジスタ１３５として部分的に使用することもできる。」（段落【００１３】），「部分走査レジスタ１３５は，動的再構成ネットワーク１３７からの入力を受けて走査（判決注；「操作」は誤記）バス１３９に出す。特に，全走査レジスタ１０８とは異なり，部分走査レジスタ１３５は，選択したＬＥ２００のサブセット（例えば４分の１）の状態値を走査バス１３９に出力する。」（段落【００２８】）との記載があり，これらによれば，本件各発明の「部分走査レジスタ」は，走査レジスタないし全走査レジスタの機能ないし構成を縮小したものであ - 60 -ると認められるが，いかなる意味でそれらを縮小等するものであるかは明らかではない。そして，構成要件１Ｅ，５Ｇ及び７Ｇにおいて部分走査レジスタは選択された論理素子の部分集合のみに接続されるものであり，構成要件１Ｄ，５Ｆ及び７Ｅにおいて部分走査レジスタは信号状態値の記録を走査バスに出力するものとされていること，前記(1)のとおり，「発明の要旨」である段落【０００５】において，「部分走査レジスタは，ＬＥの選択された１つに再構成可能に結合され，使用可能とされた場合には，オペレーティング・クロックの特定クロック・サイクルにおいて，選択されたＬＥによりエミュレートされた信号状態値回路素子の記録を捉えて走査バスに出力するよう作動し，そこにおいて，部分走査レジスタは，オペレーティング・クロックに適切に比例した走査クロックの印加により使用 たＬＥによりエミュレートされた信号状態値回路素子の記録を捉えて走査バスに出力するよう作動し，そこにおいて，部分走査レジスタは，オペレーティング・クロックに適切に比例した走査クロックの印加により使用可能とされる。」との記載があることからすると，部分走査レジスタは，選択された論理素子の部分集合にのみ接続され，オペレーティング・クロックに適切に比例した走査クロックが印加されることにより使用可能とされるものであることが認められる。 そこで，部分走査レジスタに対しオペレーティング・クロックに適切に比例した走査クロックが印加されることの技術的意義につき本件明細書等の記載に基づき検討すると，まず，本件発明１の集積回路は，集積回路設計の回路素子をエミュレートするように再構成可能であり（構成要件１Ａ），各々が複数の出力（【図２】では外へ向かう矢印）を有する複数の論理素子（【図２】ではＬＥ０～ＬＥ１２７）であって（構成要件１Ｂ），上記論理素子に対応して与えられる複数の入力信号（【図２】ではＩ０～Ｉ３等）に応答して複数の出力信号を生成するように作動する複数の論理素子と（構成要件１Ｃ），選択された（【図８ｂ】では４：１マルチプレクサ５０２によって選択される）論理素子の部分集合によってエミュレートされた回路素子の複数の信号状態値（【図２】ではバッファ２１４ａの - 61 -出力）の記録をエミュレーション・クロックの１クロック・サイクルにおいて捉え（【図２】のＬＥ０～ＬＥ１２７では，エミュレーション・クロックＣＬＫ０－２又は構造化エミュレーション・クロックの１サイクルごとに信号を出力するものであり，その際に走査クロックが適用され，その結果，論理素子の出力を１クロック・サイクルにおいて捉えることができる），走査バスに出力（【図１】，【図８ｂ】で ックの１サイクルごとに信号を出力するものであり，その際に走査クロックが適用され，その結果，論理素子の出力を１クロック・サイクルにおいて捉えることができる），走査バスに出力（【図１】，【図８ｂ】では１３９）する部分走査レジスタ（【図１】，【図８ｂ】では１３５）と（構成要件１Ｄ），上記エミュレーション・クロックの１クロック・サイクルにおいて，上記部分走査レジスタを上記選択された論理素子の部分集合のみに再構成可能に接続する，上記複数の論理素子と上記部分走査レジスタに結合した再構成可能なネットワーク（【図１】，【図８ｂ】では１３７）とを含むことを特徴とする（構成要件１Ｅ），エミュレーションシステムに使用される集積回路（構成要件１Ｆ）をいうものである。 そうすると，本件発明１の構成要件には「エミュレーション・クロック」及びその「１クロック・サイクル」以外には，部分走査レジスタに印可すべきクロック（これが必要なことは，発明の要旨を記載した段落【０００５】の記載から明らかである。）については何らの記載もないところ，構成要件１Ｄにおける「選択された論理素子の部分集合によってエミュレートされた回路素子の複数の信号状態値の記録」を，「エミュレーション・クロックの１クロック・サイクルにおいて」，「捉え」てこれを「走査バスに出力する」ためには，「オペレーティング・クロックに適切に比例した走査クロック」（段落【０００５】）ないし「（作動エミュレーション・クロックに比例して）適切に分割された周波数を持つ走査クロック」（段落【００２６】）が印可されることが必要である。 この解釈は，原告が，構成要件１Ｄは，部分走査レジスタをして漏れなく信号状態値を捉え走査バスに出力するように走査クロックを制御するこ - 62 -とについて，本件明細書等の段落【 。 この解釈は，原告が，構成要件１Ｄは，部分走査レジスタをして漏れなく信号状態値を捉え走査バスに出力するように走査クロックを制御するこ - 62 -とについて，本件明細書等の段落【０００５】で「部分走査レジスタは，ＬＥの選択された１つに再構成可能に結合され，使用可能とされた場合には，オペレーティング・クロックの特定クロック・サイクルにおいて，選択されたＬＥによりエミュレートされた信号状態値回路素子の記録を捉えて走査バスに出力するよう作動し，そこにおいて，部分走査レジスタは，オペレーティング・クロックに適切に比例した走査クロックの印加により使用可能とされる。」と説明されているとする主張（原告第１５準備書面１３頁。なお，下線は原告代理人が付加）とも整合するものである。また，「論理素子の信号状態値は，エミュレーション・クロックの１クロック・サイクルごとに遷移する」ところ（原告第１６準備書面１３頁），１クロック・サイクルにおける信号状態値の記録を捉えて出力する構成要件１Ｄの部分走査レジスタや請求項２の全走査レジスタは，信号状態値の記録を捉えてから出力するまでの期間が限定されていなかったとしても，エミュレーション・クロックが変化する速度（周波数）及びタイミングに適合して動作するように走査クロックによって制御されるべきことが明らかであるから，上記解釈は，本件明細書等には（請求項２の）「信号状態値の記録を上記エミュレーション・クロックの１クロック・サイクルにおいて捉え・・・出力する」に対応する実施例の説明として「クロック・サイクルにおける・・・ＬＥ２００のスナップショットを・・・得る」（段落【００２６】）との記載があり，電算用語としての「スナップショット」（snapshot）は，所与のタイミングにおけるデータ内容を意味するところ る・・・ＬＥ２００のスナップショットを・・・得る」（段落【００２６】）との記載があり，電算用語としての「スナップショット」（snapshot）は，所与のタイミングにおけるデータ内容を意味するところ，上記段落【００２６】の「クロック・サイクルにおける・・・ＬＥのスナップショットを・・・得る」は，要するに１クロック・サイクルにおける論理素子の信号状態値の記録を捉えて出力することを説明したものであり，かかる本件明細書等の記載内容に照らせば，構成要件１Ｄや請求項２における「信号状態値の記録を・・・１クロック・サイクルにおいて捉え・・ - 63 -・出力する」という文言は１クロック・サイクルにおける信号状態値の記録を捉えて出力することを表現したものであるとの主張（原告第１６準備書面１７頁）とも整合するものである。 加えて，上記解釈は，前記第２，２(4)エ(ｲ)記載のとおり，第２次補正と同日の平成１４年７月２日付け意見書（甲５８の４，乙１８）における，原告の「請求項１～４及び８に係る発明は，集積回路において，部分走査レジスタと，論理素子の部分集合のみを上記部分走査レジスタに再構成可能に接続する再構成可能なネットワークを含むことを特徴の一つとしています。・・・これら部分走査レジスタ及び再構成可能なネットワークにより，走査レジスタ１０８と同様に，『（作動エミュレーション・クロックに比例して）適切に分割された周波数を持つ走査クロックを適用（【００２６】）』することにより，・・・，所与のクロック・サイクルに選択したＬＥのサブセットを動的に再構成して観察することを可能に』（【００２９】）するものです。すなわち，エミュレーション・クロックを適切に分周した走査（判決注；「操作」は誤記）クロックを部分走査レジスタに与えることにより，エミュレー して観察することを可能に』（【００２９】）するものです。すなわち，エミュレーション・クロックを適切に分周した走査（判決注；「操作」は誤記）クロックを部分走査レジスタに与えることにより，エミュレーション・クロックのそのクロック・サイクルにおいて，再構成可能なネットワークにより選択された論理素子の部分集合の信号状態値を，走査バスに出力するものであります。」とする内容とも整合するものである。 そうすると，本件発明１の部分走査レジスタは，エミュレーション・クロック（構成要件１Ｄ。オペレーティング・クロックないし作動エミュレーション・クロックも同旨）に対して適切に比例した走査クロックを印加することにより使用可能とされるものであるところ，上記のとおり，走査クロックが適用される部分走査レジスタが，エミュレーション・クロックの１クロック・サイクル単位の信号状態値を受信して（捉えて）走査バスへ出力すること，適切に比例ないし分割された周波数とされていること - 64 -（上記のとおり原告の意見書には「分周」するとの記載もある。）等からすれば，エミュレーション・クロックと走査クロックを比較してエミュレーション・クロックの周波数が高い態様や，両者の周波数が同一である態様は除かれることとなるから，エミュレーション・クロックの周波数と走査クロックの周波数との関係の意味するところは，結局，走査クロックの周波数をエミュレーション・クロックの周波数に比して高くすることであると解される。 そして，この走査クロックの周波数をエミュレーション・クロックの周波数に比して高くすることについては，信号出力線の数が信号入力線の数よりも少ないという走査レジスタ及び部分走査レジスタの構造にも基づくものであり，これと異なる解釈を採用すべき根拠は，本件明細書等からは に比して高くすることについては，信号出力線の数が信号入力線の数よりも少ないという走査レジスタ及び部分走査レジスタの構造にも基づくものであり，これと異なる解釈を採用すべき根拠は，本件明細書等からは何ら見出すことはできない。 すなわち，本件明細書等の段落【００２６】及び【図８ａ】の記載によれば，走査レジスタ１０８は，１２８本の信号入力線に対して８本の信号出力線を持つことが明らかであるところ，「８つのフリップフロップの１６セット」（段落【００２６】）の各々が，「走査クロック１４０の立ち上りエッジに同期して，その入力端子に供給されている信号状態値の記録をロードして出力端子から出力開始する」（原告第１６準備書面１９ないし２０頁）ものであるとすると，走査レジスタ１０８の出力側に設けられたフリップフロップ２４２第１５セット（ＦＦ１５）は，走査クロックの１クロック・サイクル当たり高々８つの信号を出力可能とするものにすぎず，エミュレーション・クロックの１クロック・サイクルにおける最大１２８個の信号状態値の記録を失うことなく捉えて出力するためには，走査クロックの周波数をエミュレーション・クロックの周波数に対して高くする必要があることが明らかである。 また，部分走査レジスタ１３５に含まれるフリップフロップが有する出 - 65 -力信号線の本数については，本件明細書等の段落【００２７】及び【図８ｂ】には明記されていないものの，【図１】には，部分走査レジスタ１３５に対しても，走査レジスタと同様に「走査クロック１４０」及び「走査コントロール１４２」（段落【００２８】）を印可することが図示されており，また，原告も，前記第２，２(4)エ(ｲ)記載のとおり，意見書（平成１４年７月２日付け，甲５８の４，乙１８）において，「・・・詳細な説明では，『走 段落【００２８】）を印可することが図示されており，また，原告も，前記第２，２(4)エ(ｲ)記載のとおり，意見書（平成１４年７月２日付け，甲５８の４，乙１８）において，「・・・詳細な説明では，『走査レジスタ』１０８の場合について，『適切に分割された周波数を持つ走査クロックの適用』（【００２６】）と記載しており，請求項７における部分走査レジスタの場合もこれと同様です。・・・」としているとおり，部分走査レジスタの出力信号線の本数は信号入力線の本数（３２本）よりも少なく，それゆえ，走査クロックの周波数をエミュレーション・クロックの周波数に対して高くする必要があるものと認められる。 なお，本件明細書等に開示された実施例とは異なり，並列入力－並列出力タイプの（走査）レジスタにおいて，これを駆動（走査）するクロックの周波数をエミュレーション・クロックの周波数に比して高くした場合，処理の高速化といったような一般的な効果は得られるものの，それは本件各発明の技術的特徴の一つである「部分走査レジスタ」によるものとはいえないというべきである。すなわち，既に検討したとおり，本件発明１の「部分走査レジスタ」は，エミュレーション・クロックに対して適切に比例した走査クロックの印加により使用可能とされる点に技術的特徴があるものと認められるところ，並列入力－直列出力タイプの部分走査レジスタにおける「適切に比例した」状態とは，エミュレーション・クロックと走査クロックの周波数比が例えば１：ｎ（ここでｎは部分走査レジスタ内のフリップフロップセットの数）であることを意味する点については，原告が，「以下では，エミュレーション・クロックと走査クロック１４０との周波数比が１：４であり・・・場合を例に，上図１に示した部分走査レジ - 66 -スタの一実施例について， ては，原告が，「以下では，エミュレーション・クロックと走査クロック１４０との周波数比が１：４であり・・・場合を例に，上図１に示した部分走査レジ - 66 -スタの一実施例について，その動作例を説明する。・・・なお，１：４という周波数比は，エミュレーション・クロックの１クロック・サイクルにおける選択された論理素子に係る信号状態値の記録を，失うことなく部分走査レジスタが捉えて出力する（すなわち『クロック・サイクルにおけるＬＥ２００のスナップショットを・・・得る』）ことを可能とする，『適切に分割された』（本件特許明細書の段落【００２６】）周波数比の一例である。」（原告第１６準備書面２０ないし２１頁）と主張し，被告が，「・・・部分走査レジスタ内のフリップフロップが４個よりも多いｎ個の場合，部分走査レジスタが信号状態値の記録を失うことなく捉えて出力するためには，走査クロックに対するエミュレーション・クロックの周期（１クロック・サイクルの時間）の比が，少なくとも１：ｎでなければならない。」（被告第１５準備書面２７ないし２８頁）と主張しているとおり，当事者双方が前提としているところであり，「適切に比例した」状態は，部分走査レジスタの構造的特徴と密接に関連しているものといえる。 これに対して，並列入力－並列出力タイプの（走査）レジスタにおける「適切に比例した」状態が，どのような周波数比を意味するのかについて，原告は何ら主張・立証しておらず，また，本件明細書等にも何らの記載がない。 以上によると，本件各発明の「部分走査レジスタ」は，部分走査レジスタをして信号状態値を漏れなく捉え走査バスに出力するように走査クロックを制御するため，その信号出力線が信号入力線よりも少ないことに起因して，走査クロックの周波数をエミュレーション・クロ 分走査レジスタをして信号状態値を漏れなく捉え走査バスに出力するように走査クロックを制御するため，その信号出力線が信号入力線よりも少ないことに起因して，走査クロックの周波数をエミュレーション・クロックの周波数よりも高くして，これを印可するものをいうと解される。 そうすると，いわゆる並列入力－並列出力タイプのレジスタは，信号入力線と信号出力線の本数が等しいことから，構成要件１Ｄ，５Ｆ，７Ｅ及び７Ｆにいう「部分走査レジスタ」には当たらないということができる。 - 67 -(4) フレキシブルプローブの実施態様ⅠないしⅢについてア ●（省略）●イ ●（省略）●ウ ●（省略）● ２ 争点１(1)エ（「再構成可能なネットワーク」〔構成要件１Ｅ，５Ｇ，５Ｈ及び７Ｇ〕の充足性）について(1) ダイナミックプローブについて構成要件１Ｅ，５Ｇ，５Ｈ及び７Ｇにおける「再構成可能なネットワーク」とは，部分走査レジスタが選択された論理素子の部分集合のみに再構成可能に接続する，複数の論理素子と部分走査レジスタに結合したものであるとされているところ，前記第２，２(6)イのとおり，被告各製品のダイナミックプローブにおけるコンフィギュレーションメモリは，全ての論理素子の状態が格納されるものであるから，論理素子の全てと接続されていることとなり，「選択された論理素子の部分集合のみに再構成可能に接続する」ものではない。 そうすると，被告各製品のダイナミックプローブは，構成要件１Ｅ，５Ｇ，５Ｈ及び７Ｇを充足しない。 (2) フレキシブルプローブの実施態様Ⅰについてフレキシブルプローブの実施態様Ⅰについては，前記１(4)アのとおり，構成要件１Ｄ，５Ｆ，７Ｅ及び７Ｆを充足しないものであるが，さらに構成要件１Ｅ，５Ｇ，５Ｈ及び７Ｇ プローブの実施態様Ⅰについてフレキシブルプローブの実施態様Ⅰについては，前記１(4)アのとおり，構成要件１Ｄ，５Ｆ，７Ｅ及び７Ｆを充足しないものであるが，さらに構成要件１Ｅ，５Ｇ，５Ｈ及び７Ｇの充足性についても検討する。 ●（省略）●したがって，原告の上記主張は採用することができない。 ３ 争点(2)（構成要件１Ｄの「部分走査レジスタ」につき，被告各製品につい - 68 -ての均等侵害の成否）について原告は，本件各発明の「部分走査レジスタ」の構成が限定的に解される場合でも，そのような部分走査レジスタを，被告各製品の並列入力－並列出力タイプのレジスタへ置換した構成は均等侵害に当たる旨主張するので，以下検討する。 (1) 明細書の特許請求の範囲に記載された構成中に他人が製造等をする製品又は用いる方法と異なる部分が存する場合であっても，上記部分が特許発明の本質的部分ではなく，上記部分を上記製品等におけるものと置き換えても特許発明の目的を達することができ同一の作用効果を奏するものであって，上記のように置き換えることに当該発明の属する技術の分野における通常の知識を有する者が上記製品等の製造等の時点において容易に想到することができたものであり，上記製品等が特許発明の特許出願時における公知技術と同一又は上記の者がこれから上記出願時に容易に推考できたものではなく，かつ，上記製品等が特許出願手続において特許請求の範囲から意識的に除外されたものに当たるなどの特段の事情もないときは，上記製品等は，特許請求の範囲に記載された構成と均等なものとして，特許発明の技術的範囲に属するものと解するべきである(最高裁判所平成６年（オ）第１０８３号・平成１０年２月２４日第三小法廷判決・民集５２巻１号１１３頁参照)。 そして，上記「特許発 のとして，特許発明の技術的範囲に属するものと解するべきである(最高裁判所平成６年（オ）第１０８３号・平成１０年２月２４日第三小法廷判決・民集５２巻１号１１３頁参照)。 そして，上記「特許発明の本質的部分」とは，特許請求の範囲に記載された構成のうち，当該特許発明特有の解決手段を基礎付ける技術的思想の中核をなす特徴的部分を指すというべきである。 (2) 前記１(2)で検討したとおり，本件各発明は，開発，設計した集積回路の動作を実証するため，当該回路と等価な回路を再構成可能な集積回路上 - 69 -に模擬的に再現（エミュレート）し，外部から試験的な信号を入力して回路を動作させ，出力信号の状態を調べること等を通じて回路に不具合がないか否かの検証をすることが行われるものであるが（段落【０００３】），従来の再構成可能な集積回路においては，再構成可能な集積回路中の節々の点である各ノードの信号の状態が直接的に観察できないものであり，その観察のためにはプログラムの再コンパイルが必要なことや，信号の取り出しが入出力ポート（Ｉ／Ｏ）を占有して行われることなどにより，本来の動作が妨げられ，監視追跡時間が増大するといった問題があったところ（段落【０００３】，【０００４】），その課題を解決するため，集積回路設計の回路素子をエミュレートするための複数の論理素子を備えるとともに，再構成可能なネットワーク及び部分走査レジスタを設け，再構成可能なネットワークにより複数の論理素子の全部のうちの一部を部分集合として選択した上で，当該部分集合を部分走査レジスタに再構成可能に接続するようにし，エミュレーション・クロックの１クロック・サイクル単位で複数の論理素子の信号状態値を捉えることができるようにしたものである。 そして，本件明細書等には，発明の「 タに再構成可能に接続するようにし，エミュレーション・クロックの１クロック・サイクル単位で複数の論理素子の信号状態値を捉えることができるようにしたものである。 そして，本件明細書等には，発明の「背景情報」として，「この『隠された』ノードにおける信号の状態を観察可能にするためには，・・・検査システム，例えばロジック・アナライザによって観察可能（追跡可能）なポート／ノードに信号を持込むために，通常，多数のＦＰＧＡのＩ／Ｏが占有される。」（段落【０００３】）との記載があり，この記載は，信号を観察するために必要な信号を送り込み，また所望の信号を外部へ取り出すために，入力（Ｉｎｐｕｔ）端子と，出力（Ｏｕｔｐｕｔ）端子を多数占有しなければならないが，これは「集積回路」においては好ましくな - 70 -いことを述べるものと解されるところ，直列出力タイプのレジスタにおいては出力線が少数で済むことから信号読み出しのための出力線を減らす効果があるのに対し，並列出力タイプのレジスタにおいては出力線が多数必要となることから，直列出力タイプであるか，あるいは並列出力タイプであるかにより両者の作用効果は異なるものと認められる。そして，並列出力タイプのレジスタにおいても，例えばマルチプレクサを設けることによって最終的な信号出力線の数を減らすことは可能であるものの，その場合には，直列出力タイプの走査レジスタに比べて，回路規模が増大したり，マルチプレクサの制御が複雑化したりすることによって，本件各発明の解決課題に反することになる。 すなわち，本件各発明においては，全走査レジスタではなく，選択された論理素子の部分集合のみに接続される部分走査レジスタを構成要件として規定していること，また，本件明細書等には，「経路選定すべき付加的信号により，信号経路 おいては，全走査レジスタではなく，選択された論理素子の部分集合のみに接続される部分走査レジスタを構成要件として規定していること，また，本件明細書等には，「経路選定すべき付加的信号により，信号経路選定の輻輳が増加される。・・・時間に鋭敏なアプリケーションに関しては，・・・『隠されたノード』上の信号が，正しい時刻に読み取られたか否かを知ることは困難である。」（段落【０００３】）などの背景的な問題点を指摘した上で，「必要とされるものは，一旦隠されたノードに容易にアクセスできる・・・再構成集積回路である。」（段落【０００４】）と記載されていることなどを考慮すれば，本件各発明においては，簡単確実に制御可能である小規模な走査レジスタによって，従来技術における問題点を克服することをも解決課題としていると解され，この観点において，レジスタにおける直列出力タイプと並列出力タイプとでは，作用効果も異なるものである。 上記によれば，本件各発明における「部分走査レジスタ」は，全走査レ - 71 -ジスタや一般的なレジスタとは文言上区別されるものであり，ＦＰＧＡにおける多数のＩ／Ｏの占有，監視追跡時間の増大，複雑な制御といった従来技術の課題と関連し，信号出力線の数が信号入力線の数よりも少ないという構造に基づき，エミュレーション・クロックの周波数に適切に比例し，あるいは分割され，エミュレーション・クロックよりも高い周波数を有する走査クロックの印加によって使用可能となる点に技術的特徴を有するものであって，本件各発明の課題を解決するために不可欠の部分であるということができる。 そうすると，本件各発明における「部分走査レジスタ」において，これが信号出力線の数が信号入力線の数よりも少ないタイプのレジスタである点は，本件各発明特有の解決手段を基礎付け ということができる。 そうすると，本件各発明における「部分走査レジスタ」において，これが信号出力線の数が信号入力線の数よりも少ないタイプのレジスタである点は，本件各発明特有の解決手段を基礎付ける技術的思想の中核をなす特徴的部分であると認められるところ，被告各製品はこれと異なる並列入力－並列出力タイプのレジスタであるから，本件各発明とは特許発明の本質的部分において相違するから，均等侵害に当たるということはできない。 (3) この点に関して原告は，部分走査レジスタを具体的にどのように構成するかは当業者にとって自明であり，その構成は本件各発明の本質的部分たり得ない旨主張する。 しかし，本件特許の出願人である原告において，特許請求の範囲に用いる用語として，汎用的なレジスタではなく，「部分走査レジスタ」という限定的な用語を選択したものであるから，何らかの特徴的構成を備えたレジスタに限定する意図をもって特許請求の範囲を決定したものと解されるところ，「部分走査レジスタ」の定義は，本件明細書等には記載されておらず，しかもその技術的意義ないしこれに関する技術常識を示す証拠も何ら提出されていないから，部分走査レジスタを具体的にどのように構成す - 72 -るかは当業者にとって自明であるということはできないし，上記(2)で検討した結果によれば，「部分走査レジスタ」の構成が，本件各発明の本質的部分たり得ないとすることはできない。 したがって，原告の上記主張は採用することができない。 ４ 争点(3)（被告各製品は本件発明３，４及び６の技術的範囲に属するか）について本件発明３，４及び６は，いずれも本件発明１及び５所定の構成要件を付加したものであるが，被告各製品は，上記１ないし３で検討のとおり，本件発明１及び５の構成要件を充足しないから 属するか）について本件発明３，４及び６は，いずれも本件発明１及び５所定の構成要件を付加したものであるが，被告各製品は，上記１ないし３で検討のとおり，本件発明１及び５の構成要件を充足しないから，本件発明３，４及び６の技術的範囲にも属しない。 ５ 争点(5)（間接侵害の成否）について原告は，本件発明５及び６に関し，被告各製品は，少なくとも本件発明５または６に係るエミュレーションシステムの「生産にのみ用いる物」に当たるから，被告各製品を譲渡等する行為については特許法１０１条１号の間接侵害が成立する旨主張する。 原告の主張は必ずしも判然とはしないが，これを善解すれば，本件発明５及び６はいずれも物である「エミュレーションシステム」（構成要件５Ｉ，６Ｂ）に関する発明であるところ，エミュレータ（エミュレーションに使用される集積回路であるＦＰＧＡを含む物）である被告各製品は，エミュレーションシステムの生産にのみ用いられる物となる場合があるものとして，その譲渡等は間接侵害に当たる旨主張するものと解される。 しかし，上記１ないし４で検討したとおり，被告各製品は，本件各特許発明にいう「部分走査レジスタ」及び「再構成可能なネットワーク」を備えないから，構成要件５ＦないしＨを充足せず，構成要件１Ｄ（「部分走査レジスタ」につき）に関しての均等侵害も成立しないことから，構成要件６Ｂを充足する - 73 -こともない。そうすると，被告各製品につき本件発明５及び６の間接侵害が成立する余地はない。 したがって，原告の間接侵害の主張には理由がないものというべきである。 ６ 結論以上のとおりであるから，その余の点について判断するまでもなく，原告の請求はいずれも理由がないから，これを棄却することとし，主文のとおり判決する。 いものというべきである。 主文 以上のとおりであるから，その余の点について判断するまでもなく，原告の請求はいずれも理由がないから，これを棄却することとし，主文のとおり判決する。 東京地方裁判所民事第40部 裁判長裁判官 東海林保 裁判官 今井弘晃 裁判官 足立拓人は転補のため署名押印することができない。 裁判長裁判官 東海林保 物件目録 下記の製品名のエミュレータ。 記 1. 製品名「ZeBu-Server」 2. 製品名「ZeBu-XXL」 3. 製品名「ZeBu-Personal」 4. 製品名「ZeBu-UF」 5. 製品名「ZeBu-XL」 6. 製品名「ZeBu-Blade2」 被告各製品の構成及び動作の説明書 第1 被告各製品の構成及び一般的機能の説明 1. 別紙Aについて (1) 概略●（省略）● (2) 論理状態素子セット（甲63の2第98項）●（省略）● 2. 別紙Bについて（甲63の2第107及び第108項） 別紙Bは，上記別紙Aに示された回路を，より大きなスケールで，簡略化して示すものである。別紙Bにおける構成要素のうち別紙Aに示されたものと同一の構成要素については，別紙Aにおいて用いられたものと同一の参照符号を付し 紙Ａに示された回路を，より大きなスケールで，簡略化して示すものである。別紙Ｂにおける構成要素のうち別紙Ａに示されたものと同一の構成要素については，別紙Ａにおいて用いられたものと同一の参照符号を付している。 ●（省略）● ３ 別紙Ｃについて（甲６３の２第１０９ないし第１１１項）●（省略）第２ 被告各製品の動作●（省略）● 別紙ＡないしＤ－Ⅲ●（省略）●本件特許公報省略

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